JP3898377B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に、複数の記憶素子が配置される記憶素子領域を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路を構成する素子は、半導体製造技術の発達により微細化の一途をたどっている。半導体集積回路は、素子の微細化により同じチップサイズであれば高集積化が可能になり、同じ集積度であればチップサイズの低減が可能になる。例えば、半導体メモリでは、素子の微細化により、記憶容量のより大きい製品が開発され、あるいは、記憶容量が同一でチップサイズを低減した製品が開発されている。
【０００３】
近時、DRAM等の半導体メモリでは、大容量化とともに高性能化の要求が強くなってきている。このため、例えば、素子の微細化によりチップサイズを低減する際に、所定の回路を高速化し、アクセス時間を向上することが行われている。
回路を高速化する場合、その回路に供給される電流量を増大することが必要である。電流量を増大した際に、電圧降下を少なくし、かつ電流密度を規格内にするために、その回路に接続されている電源線の幅を大きくし、配線抵抗を下げる必要がある。ところが、個々の素子は微細化されるため、元の電源線の幅を単純に広げただけでは、レイアウトサイズが電源線に依存して大きくなってしまう。すなわち、素子の配置されない無駄な領域ができてしまい、チップサイズの低減効率が低下する。
【０００４】
従来、このような問題を解決するため、配線層の空いている領域を使用して、電源線を網目状に形成し、配線抵抗を下げ、所定の電流量を確保する工夫がされている。
なお、回路に供給される電流量を増大するためには、その回路の電源電圧を高くすることでも可能である。ところが、その回路専用の電源電圧が必要になる場合には、電圧の異なる複数の電源線をチップ内に配線しなくてはならず、各電源線の配線幅が細くなってしまう。このため、電圧降下が大きくなり、あるいは電流密度が規格を満足しないおそれがある。
【０００５】
図５は、電源線を網目状に構成したDRAMのメモリコア部の一部を示している。
このDRAMの半導体製造プロセスは、配線層として、半導体基板に近い順に第１ポリサイド配線層、第２ポリサイド配線層、第１金属配線層（図の１点鎖線）、および第２金属配線層（図の破線）を備えている。
メモリコア部１には、四角状のメモリセルアレイ２が配置されている。メモリセルアレイ２は、縦横に配置される複数のメモリセルMCから構成されている。メモリセルアレイ２の周囲には、複数のセンスアンプを有するセンスアンプ列３と、複数の副ワードデコーダを有する副ワードデコーダ列４とが、それぞれ横方向と縦方向に沿って配置されている。
【０００６】
メモリセルアレイ２および副ワードデコーダ列４には、横方向に沿って複数の主ワード線MWLが、第１金属配線層を使用して形成されている。各センスアンプ列３には、横方向に沿って、内部電源線VIIおよび接地線VSSが、第１金属配線層を使用して形成されている。ここで、内部電源線VIIおよび接地線VSSは、電源線の一種である。副ワードデコーダ列４およびメモリセルアレイ２には、縦方向に沿って内部電源線VIIおよび接地線VSSが、第２金属配線層を使用して形成されている。第１金属配線層で形成された内部電源線VIIは、メモリセルアレイ２の外側に位置するスルーホールTHを介して、第２金属配線層で形成された内部電源線VIIに接続されている。同様に、第１金属配線層で形成された接地線VSSは、メモリセルアレイ２の外側に位置するスルーホールTHを介して、第２金属配線層で形成された接地線VSSに接続されている。このようにして、内部電源線VIIおよび接地線VSSが、網目状に形成されている。
【０００７】
このDRAMでは、ワード線は、階層化されており、主ワード線MWLと副ワード線SWLとを有している。副ワード線SWLは、第１ポリサイド配線層を使用して主ワード線MWLに沿って形成されており、１本の主ワード線MWLに対して４本が配線されている。副ワード線SWLは、副ワードデコーダ４からメモリセルアレイ２に向けて配線されている。また、メモリセルアレイ２には、主ワード線MWLに直交して、複数のビット線BLが、第２ポリサイド配線層を使用して配線されている。
【０００８】
なお、従来、４メガ〜１６メガビットDRAM等では、各ワード線は、第１ポリサイド配線層と第１金属配線層とを使用し、上下に並列して構成されていた。しかし、素子の微細化により、第１金属配線層のワード線を、第１ポリサイド配線層のワード線と同じ間隔で形成することが困難になってきた。具体的には、耐エレクトロマイグレーション特性を満足する配線幅を確保して、且つ配線間距離を空けることが困難になってきた。このため、上述したように、ワード線を、主ワード線MWLと副ワード線SWLとに階層化し、メモリセル上には、第１ポリサイド配線で形成された副ワード線SWLのみが形成されるようになってきた。
【０００９】
【発明が解決しようとする課題】
ところで、近時、チップサイズをさらに低減するために、センスアンプの数を減らして、１本のビット線BLに多くのメモリセルMCを接続することが行われている。同様に、副ワードデコーダ４の数を減らして、１本の副ワード線SWLに多くのメモリセルMCを接続することが行われている。副ワードデコーダ、センスアンプは、メモリセルMCに次いでチップ内に数多く配置される回路である。このため、これ等回路の占める面積を減らすことよるチップサイズの低減効果は大きい。
【００１０】
しかしながら、センスアンプ列３あるいは副ワードデコーダ列４を小さくすることで、メモリコア部１に配線される内部電源線VII、接地線VSS等の電源線の配線幅が狭くなる傾向にある。この結果、図５に示した内部電源線VII、接地線VSSを網目状に構成した場合にも、必要な電流量を確保できないという問題が生じてきた。
【００１１】
電源線の電流量を確保するためには、金属配線層を厚くし、シート抵抗を下げることでも可能である。しかし、金属配線層を厚くした場合には、チップの断面方向の段差が大きくなり、歩留を下げる要因になる。なお、金属配線層を厚くすることで配線間容量が増加するので、ＣＲ時定数として逆効果になる（配線遅延が増大する）こともある。
【００１２】
また、電流量を確保するためには、金属配線層を２層構造から３層構造にすることでも可能である。しかし、金属配線層を２層構造から３層構造にした場合には、製造工程が増え、製造コストが大幅に増大し、歩留が低下する。
本発明は、かかる従来の問題点を解決するためになされたもので、製造コストを増大することなく、電源線に十分な電流を供給することができる半導体集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
図１は、本発明の基本原理を示すブロック図である。
請求項１の半導体集積回路では、複数の記憶素子MCが配置される記憶素子領域５上に、最も記憶素子領域５側に位置する第１金属配線層M1を使用して電源線６が形成されている。記憶素子領域５上に、上層の第２金属配線層M2だけでなく、第１金属配線層M1を使用して電源線６が配線されるため、電源線６の配線抵抗が下がり、電源線６に十分な電流を供給することが可能になる。したがって、電源線６を介して電流が供給される回路を高速動作することが可能になる。特に、記憶素子領域５の周辺に配置される回路の高速化に有効である。
【００１４】
金属配線層M1を使用して形成された電源線６は、金属配線層M1より上層の金属配線層M2を使用して形成された電源線６に、記憶素子領域５上で接続されている。このため、従来に比べ電源線６の網目構造をさらに高密度にすることが可能になる。
記憶素子領域５上に電源線６とは別種の配線（信号線）７が、電源線６と同一の金属配線層M1を使用して複数本形成されている。電源線６は、これ等別種の配線７の間に形成されている。このため、別種の配線７の間の空いている領域に電源線６を配線することで、チップサイズを増大することなく、新たに電源線６を確保することが可能になる。この結果、製造コストの増大が防止される。
【００１５】
記憶素子領域５上に、金属配線層M1を使用して複数本の電源線６が形成されている。このため、電源線６の配線抵抗をさらに低減することが可能になる。
記憶素子領域５上において、互いに隣接する別種の配線７は、配線間隔を変化させて形成されている。電源線６は、別種の配線７の配線間隔の広い領域Ａに形成されている。配線間隔の広い領域Ａに電源線６が形成されるため、電源線６の配線幅を広くすることが可能になり、配線抵抗がより低くなる。また、電源線６と別種の配線７との配線間隔に余裕ができ、製造工程中またはチップの動作中における短絡不良の不良率が低減される。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図２は、本発明の半導体集積回路の一実施形態の全体構成を示している。
この実施形態の半導体集積回路は、シリコン基板上にDRAM１１として形成されている。このDRAM１１は、例えば、同一の記憶容量を有する前世代のDRAMのチップサイズを低減するために開発されたものである。このDRAM１１に採用された半導体製造プロセスは、後述する図３および図４に示すように、第１ポリサイド配線層P1、第２ポリサイド配線層P2、第１金属配線層M1、および第２金属配線層M2の４つの積層された配線層を備えている。
【００１７】
第１および第２ポリサイド配線層P1、P2は、多結晶Si上に耐熱性金属珪化物を被着した２層膜で構成されている。第１ポリサイド配線層P1は、ゲート電極に使用される最も基板に近い配線層である。第２ポリサイド配線層P2は、第１ポリサイド配線層P1の上側に配置される配線層である。
第１および第２金属配線層M1、M2は、AlSi合金を上下からTiNで挟んだ３層膜で構成されている。第１および第２金属配線層M1、M2は、第２ポリサイド配線層P2の上側に順次配置される配線層である。第１金属配線層M1は、最もシリコン基板側に位置する金属配線層である。第２金属配線層M2は、第１金属配線層M1の上層に位置する金属配線層である。第１および第２金属配線層M1、M2は、第１および第２ポリサイド配線層P1、P2に比べ抵抗が低い。このため、一般に、電流を多く流す配線には、第１および第２金属配線層M1、M2が多く使用されている。
【００１８】
図２に示すように、DRAM１１は、４つのメモリコア部１３を有している。各メモリコア部１３の間には、周辺回路部１５が十字状に形成されている。周辺回路部１５には、図示しないパッド、入出力バッファ、制御回路等が配置されている。
メモリコア部１３には、四角状のメモリセルアレイ１７が複数配置されている。メモリセルアレイ１７は、縦横に配置される複数のメモリセルMCから構成されている。メモリセルアレイ１７は、記憶素子領域に対応し、メモリセルMCは記憶素子に対応する。メモリセルアレイ１７の上下には、複数のセンスアンプを有するセンスアンプ列１９が横方向に沿って配置されている。メモリセルアレイ１７の左右には、複数の副ワードデコーダを有する副ワードデコーダ列２１が縦方向に沿って配置されている。
【００１９】
メモリコア部１３の下側（または上側）に位置する周辺回路部１５側には、入出力データを増幅する複数のセカンドアンプを有するセカンドアンプ列２３が横方向に沿って配置されている。メモリコア部１３の左側（または右側）に位置する周辺回路部１５側には、複数の主ワードデコーダを有する主ワードデコーダ列２５が縦方向に沿って配置されている。メモリコア部１３の上側（または下側）に位置するチップの外周側には、複数の列デコーダを有する列デコーダ列２７が横方向に沿って配置されている。
【００２０】
図３は、メモリコア部１３における第１金属配線層M1および第２金属配線層M2を使用した配線の概要を示している。この実施形態では、第１金属配線層M1は、図の横方向に沿って形成される配線（図の１点鎖線）に使用され、第２金属配線層M2は、図の縦方向に沿って形成される配線（図の破線）に使用されている。
メモリセルアレイ１７および副ワードデコーダ列２１には、横方向に沿って複数の主ワード線MWLが、第１金属配線層M1を使用して形成されている。主ワード線MWLは、別種の配線に対応する。隣接する２本の主ワード線MWLは、メモリセルアレイ１７の両側で、互いに離れる方向または互いに近接する方向に階段状に折り曲げられている。そして、メモリセルアレイ１７上には、隣接する主ワード線MWLの配線間隔が広い領域Ａが形成されている。
【００２１】
各領域Ａには、接地線VSSが、第１金属配線層M1を使用して主ワード線MWLと平行に形成されている。これ等接地線VSSは、主ワード線MWLの間隔が広いメモリセルアレイ１７の中央寄りでは、配線幅を広くして形成されている。
また、センスアンプ列１９には、横方向に沿って内部電源線VIIおよび接地線VSSが、第１金属配線層M1を使用して形成されている。ここで、内部電源線VIIおよび接地線VSSは、電源線の一種である。この実施形態では、メモリコア部１３内に配線された内部電源線VIIおよび接地線VSSは、主にセンスアンプを駆動するための電源として使用されている。
【００２２】
メモリセルアレイ１７およびセンスアンプ列１９には、縦方向に沿って内部電源線VIIおよび接地線VSSが、第２金属配線層M2を使用して形成されている。第１金属配線層M1を使用してメモリセルアレイ１７上に形成された接地線VSSは、メモリセルアレイ１７内に位置するスルーホールTHを介して、第２金属配線層M2で形成された接地線VSSに接続されている。第１金属配線層M1で形成された接地線VSSのうち配線幅の広い部分は、２つのスルーホールTHを介して、第２金属配線層M2で形成された接地線VSSに接続されている。第１金属配線層M1を使用してセンスアンプ列１９に形成された内部電源線VIIは、メモリセルアレイ２の外側に位置するスルーホールTHを介して、第２金属配線層M2で形成された内部電源線VIIに接続されている。同様に、第１金属配線層M1を使用してセンスアンプ列１９に形成された接地線VSSは、メモリセルアレイ２の外側に位置するスルーホールTHを介して、第２金属配線層で形成された接地線VSSに接続されている。
【００２３】
このようにして内部電源線VIIおよび接地線VSS は、メモリコア部１３内で網目状に形成されている。特に、接地線VSSは、メモリセルアレイ１７内でも網目状に形成されており、配線抵抗がより低くされている。これは、例えば、チップサイズの縮小前の前世代のDRAMにおいて、センスアンプの増幅動作時に、ビット線BL（または/BL）の低電圧側への電圧変化の速度が、高電圧側への電圧変化の速度に比べ遅かったことの対策として行われている。
【００２４】
図４は、図３の破線枠Ｂで示した領域における配線のレイアウトの詳細を示している。
本実施形態のDRAM１１では、ワード線は階層化され、主ワード線MWLと副ワード線SWLとを有している。副ワード線SWLは、第１ポリサイド配線層P1を使用して主ワード線MWLに沿って形成されている。副ワード線SWLは、副ワードデコーダ列２１内で、コンタクトCNTを介して所定の拡散層に接続されており、副ワードデコーダ列２１からメモリセルアレイ１７に向けて配線されている。図中、メモリセルアレイ１７の左端でとぎれている副ワード線SWLは、右側の副ワードデコーダ列２１からメモリセルアレイ１７に向けて配線されたものである。副ワード線SWLは、１本の主ワード線MWLに対して４本が配線されている。
【００２５】
メモリセルアレイ１７には、副ワード線SWLに直交して、複数のビット線BL、/BLが、第２ポリサイド配線層P2を使用して配線されている。ビット線BL、/BLは、相補型のビット線である。例えば、メモリセルMCからのデータの読み出し動作が、ビット線BLを使用して行われるときには、ビット線/BLは、参照電圧を与える信号線として使用される。図中、斜線で示した部分がメモリセルMCの１ビットに対応している。
【００２６】
メモリセルアレイ１７には、第２金属配線層M2で形成された接地線VSSと平行に、信号線SIG、シールド用の接地線SVSS、列選択線CSEL等が、第２金属配線層M2で形成されている。
なお、化学的機械研磨（CMP）技術等により層間絶縁膜が厚くなる傾向にある。このため、メモリセルMC上に形成されるスルーホールTHによって、メモリセルMCの信頼度等が低下することはない。
【００２７】
上述した半導体集積回路では、メモリセルMCへのデータの読み出し動作および書き込み動作の際に、網目状に構成された接地線VSS、内部電源線VIIを介して、センスアンプに駆動用の電流が供給される。このとき、接地線VSSおよび内部電源線VIIの配線抵抗が低いため、センスアンプに十分な電流が供給される。したがって、センスアンプの増幅動作時の電圧降下は少なく、ビット線は確実に所定の電圧になる。特に、前世代のDRAMで問題のあった接地線VSSについては、メモリセルアレイ１７上でも網目状に構成されているため、配線抵抗がより低減されている。したがって、センスアンプの増幅動作が高速に行われ、アクセス時間が短縮される。
【００２８】
以上のように構成された半導体集積回路では、メモリセルアレイ１７上に、上層の第２金属配線層M2だけでなく、最も下層の第１金属配線層M1を使用して接地線VSSを形成した。このため、センスアンプを駆動する接地線VSSの配線抵抗を下げることができ、電圧降下を低減することができる。したがって、センスアンプを確実かつ高速に動作させることができる。
【００２９】
第１金属配線層M1を使用して形成した接地線VSSを、メモリセルアレイ１７上に位置するスルーホールTCを介して、第１金属配線層M1より上層の第２金属配線層M2を使用して形成された接地線VSSに接続した。このため、従来に比べ接地線VSSの網目構造をさらに高密度にすることができ、配線抵抗を低減することができる。
メモリセルアレイ１７上に形成される主ワード線MWLの間に第１金属配線層M1を使用して接地線VSSを形成した。このため、チップサイズを増大することなく、新たに電源線を確保することができ、製造コストが増大することを防止できる。
【００３０】
メモリセルアレイ１７上に、第１金属配線層M1を使用して複数の接地線VSSを形成した。このため、接地線VSSの配線抵抗をさらに低減することができる。
隣接する２本の主ワード線MWLを互いに離れる方向または互いに近接する方向に折り曲げて、メモリセルアレイ１７上に主ワード線MWLの間隔の広い領域Ａを形成し、この領域Ａに第１金属配線層M1を使用して接地線VSSを形成した。このため、接地線VSSの配線幅を広くすることができ、配線抵抗をより低減することができる。また、接地線VSSと主ワード線MWLとの配線間隔に余裕ができるため、製造工程中またはチップの動作中における短絡不良の不良率を低減することができる。
【００３１】
上述した実施形態では、本発明の半導体集積回路を、シリコン基板上にDRAM１１として形成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、DRAM等のメモリが搭載されるシステムLSIとして形成し、このメモリ部分に本発明を適用してもよい。
上述した実施形態では、メモリセル１７内に、第１金属配線層M1を使用して接地線VSSを形成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、内部電源線VIIを形成しても良く、他の電源線（昇圧された電源線等）を形成してもよい。
【００３２】
上述した実施形態では、隣接する２本の主ワード線MWLを互いに離れる方向または互いに近接する方向に折り曲げて、メモリセルアレイ１７上に主ワード線MWLの間隔の広い領域Ａを形成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、隣接する３本以上の主ワード線MWLを折り曲げて、より広い領域Ａを形成してもよい。この場合には、領域Ａに、より広い配線幅の接地線VSSを形成することができる。
【００３３】
上述した実施形態では、主ワード線MWLの間に接地線VSSを形成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、主ワード線MWL以外の配線が、第１金属配線層M1を使用して形成されている場合には、これ等配線の間に接地線VSSを形成してもよい。
上述した実施形態では、第１および第２金属配線層M1、M2を、AlSi合金を上下からTiNで挟んだ３層膜で構成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、第１および第２金属配線層M1、M2をW合金で構成してもよい。この場合には、AlSi合金より抵抗の高いW合金でも、配線抵抗を所定の電流密度を満足する抵抗まで低減することができる。
【００３４】
【発明の効果】
本発明の半導体集積回路では、記憶素子領域上に、上層の金属配線層だけでなく、最も記憶素子領域側に位置する金属配線層を使用して電源線を配線したので、製造コストを増大することなく、電源線の配線抵抗を下げ、電源線に十分な電流を供給することができる。したがって、電源線を介して電流が供給される回路を高速動作することができる。
【００３５】
また、従来に比べ電源線の網目構造をさらに高密度にすることができる。
別種の配線の間の空いている領域に電源線を配線することができる。したがって、チップサイズを増大することなく、新たに電源線を確保することができ、製造コストが増大することを防止できる。
【００３６】
さらに、記憶素子領域上に、複数本の電源線を形成したので、電源線の配線抵抗をさらに低減することができる。
別種の配線の配線間隔の広い領域に電源線を形成したので、電源線の配線幅を広くすることができ、配線抵抗をより低くすることができる。また、電源線と別種の配線との配線間隔に余裕ができ、製造工程中またはチップの動作中における短絡不良の不良率を低減することができる。
【図面の簡単な説明】
【図１】 本発明の基本原理を示すブロック図である。
【図２】本発明の半導体集積回路の一実施形態を示す全体構成図である。
【図３】図２のメモリコア部の概要を示すレイアウト図である。
【図４】図３のメモリセルアレイの詳細を示すレイアウト図である。
【図５】従来の半導体集積回路のメモリコア部の概要を示すレイアウト図である。
【符号の説明】
１１ DRAM
１３ メモリコア部
１５ 周辺回路部
１７ メモリセルアレイ
１９ センスアンプ列
２１ 副ワードデコーダ列
２３ セカンドアンプ列
２５ 主ワードデコーダ列
２７ 列デコーダ列
Ａ 領域
M1 第1金属配線層
M2 第２金属配線層
MWL 主ワード線
SWL 副ワード線
VSS 接地線
TH スルーホール
VII 内部電源線

Claims (6)

1. 複数の記憶素子が配置される記憶素子領域と、
   前記記憶素子領域上に第１方向に延在し、信号線および第１電源線として使用される複数の第１金属配線を有する第１金属配線層と、
   前記記憶素子領域上に前記第１金属配線層より上側に配置され、前記第１方向と直交する第２方向に延在し、少なくとも前記第１電源線として使用される複数の第２金属配線を有する第２金属配線層と、
   前記第１金属配線層を使用した第１電源線を、前記第２金属配線層を使用した第１電源線に接続する複数のコンタクトホールとを備え、
   前記第１金属配線層を使用した互いに隣接する２つの前記信号線は、前記記憶素子領域上で配線間隔を変化させて形成され、２つの前記信号線間に配線間隔が広い領域が形成され、
   前記第１金属配線層を使用した第１電源線は、前記配線間隔が広い領域では配線幅を広げて形成され、
   前記第１金属配線層を使用した第１電源線と、前記第２金属配線層を使用した第１電源線とは、前記第２金属配線層を使用した第１電源線の配線方向に並ぶ複数のコンタクトホールを介して接続されていることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記第１金属配線層を使用した第１電源線は、前記記憶素子領域上のみに形成され、
   前記第２金属配線層を使用した第１電源線は、前記記憶素子領域から突出して形成されていることを特徴とする半導体集積回路。
3. 請求項１または請求項２記載の半導体集積回路において、
   前記第１電源線は、前記記憶素子領域内の記憶素子に接続されることなく、前記記憶素子領域の外側に配置される回路に接続されることを特徴とする半導体集積回路。
4. 請求項３記載の半導体集積回路において、
   前記記憶素子領域の外側に配置され、前記記憶素子に接続されたビット線の電圧を増幅するセンスアンプを備え、
   前記第１電源線は、駆動用の電流を供給するために前記センスアンプに接続された接地線であることを特徴とする半導体集積回路。
5. 請求項１または請求項２記載の半導体集積回路において、
   前記信号線は、前記記憶素子に接続されたワード線であることを特徴とする半導体集積回路。
6. 請求項１または請求項２記載の半導体集積回路において、
   前記第２金属配線層を使用した第１電源線は、前記配線間隔が広い領域を通って形成されることを特徴とする半導体集積回路。

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