JP3048963B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体チップ上に多
数のメモリセルを集積して成る半導体メモリ装置の構成
に関し、特に複数のメモリセルにより構成されるメモリ
セルブロック領域とこのメモリセルブロック領域のデコ
ーダ回路を含む周辺制御回路とからなるメモリセルプレ
ートを２つ以上含む半導体メモリ装置の半導体チップ上
の前記メモリセルプレート及びメモリセルのレイアウト
構成に関する。
数のメモリセルを集積して成る半導体メモリ装置の構成
に関し、特に複数のメモリセルにより構成されるメモリ
セルブロック領域とこのメモリセルブロック領域のデコ
ーダ回路を含む周辺制御回路とからなるメモリセルプレ
ートを２つ以上含む半導体メモリ装置の半導体チップ上
の前記メモリセルプレート及びメモリセルのレイアウト
構成に関する。
【０００２】
【従来の技術】上述の半導体メモリ装置は、通常情報を
記憶する素子（メモリセル）が均等に配列されたメモリ
セルブロック領域とこのメモリセルブロック領域内の任
意のメモリセルを選択するデコーダー等のこのメモリセ
ルブロック領域の周りに配置された周辺制御回路とから
なるメモリセルプレートとボンディングパッドを含むア
ドレス部及び入出力部等の周辺領域が、配置されて構成
されている。
記憶する素子（メモリセル）が均等に配列されたメモリ
セルブロック領域とこのメモリセルブロック領域内の任
意のメモリセルを選択するデコーダー等のこのメモリセ
ルブロック領域の周りに配置された周辺制御回路とから
なるメモリセルプレートとボンディングパッドを含むア
ドレス部及び入出力部等の周辺領域が、配置されて構成
されている。
【０００３】複数のメモリセルプレートとボンディング
パッドを含むアドレス部及び入出力部等の周辺領域とか
らなる半導体メモリ装置における複数の前記メモリセル
プレートと前記周辺領域の配置に関する従来例を、図
５、図６及び図７に示す。
パッドを含むアドレス部及び入出力部等の周辺領域とか
らなる半導体メモリ装置における複数の前記メモリセル
プレートと前記周辺領域の配置に関する従来例を、図
５、図６及び図７に示す。
【０００４】図５は、日経マイクロデバイス（２月号、
１９９２年）に記載されているＬＯＣ（リード・オン・
チップ：Ｌｅａｄ Ｏｎ Ｃｈｉｐ）技術に対応する半
導体メモリチップのメモリセルプレートとボンディング
パッドを含むアドレス部、入出力部等の周辺領域との配
置の例を示す図である。半導体チップを形成する４個の
メモリセルプレート５０１の配置に対応して、アドレス
部パッド領域５０２、入出力部パッド領域５０３が半導
体チップ中央部に１列に配置されている。この従来の半
導体メモリ装置においては、アドレス部パッド領域５０
２及び入出力部パッド領域５０３が常に同一の列内に配
置されている。
１９９２年）に記載されているＬＯＣ（リード・オン・
チップ：Ｌｅａｄ Ｏｎ Ｃｈｉｐ）技術に対応する半
導体メモリチップのメモリセルプレートとボンディング
パッドを含むアドレス部、入出力部等の周辺領域との配
置の例を示す図である。半導体チップを形成する４個の
メモリセルプレート５０１の配置に対応して、アドレス
部パッド領域５０２、入出力部パッド領域５０３が半導
体チップ中央部に１列に配置されている。この従来の半
導体メモリ装置においては、アドレス部パッド領域５０
２及び入出力部パッド領域５０３が常に同一の列内に配
置されている。
【０００５】図６は、当社より出願の特願平７−３１１
２５６号に開示されている半導体メモリ装置の配置例を
示す図である。この例では、図５に示されたアドレス部
パッド領域と入出力部パッド領域との高さ方向のサイズ
の差により半導体チップ中央部に生じる無駄領域５０４
（図５）を改善するために、メモリセルプレートの配置
を変更し、アドレス部パッド領域を分割して配置してい
る。
２５６号に開示されている半導体メモリ装置の配置例を
示す図である。この例では、図５に示されたアドレス部
パッド領域と入出力部パッド領域との高さ方向のサイズ
の差により半導体チップ中央部に生じる無駄領域５０４
（図５）を改善するために、メモリセルプレートの配置
を変更し、アドレス部パッド領域を分割して配置してい
る。
【０００６】図７は、特開昭５８−９５８５５号公報に
開示されている半導体集積回路装置の設計例を示す図で
ある。ブロック列７１５を構成している複数のブロック
７１４のブロック配列方向と直角方向の高さＹＢがブロ
ック列７１５内の位置により変更され、ブロック列方向
の位置によるブロック列間の配線密度の差を前記各ブロ
ック７１４の高さの差で吸収し、面積が削減されてい
る。
開示されている半導体集積回路装置の設計例を示す図で
ある。ブロック列７１５を構成している複数のブロック
７１４のブロック配列方向と直角方向の高さＹＢがブロ
ック列７１５内の位置により変更され、ブロック列方向
の位置によるブロック列間の配線密度の差を前記各ブロ
ック７１４の高さの差で吸収し、面積が削減されてい
る。
【０００７】
【発明が解決しようとする課題】上述した図５に示され
る半導体装置の配置例では、中央部に１列にアドレス部
パッド領域と入出力部パッド領域が配置されているた
め、入出力部パッド領域とアドレス部パッド領域の高さ
方向のサイズの差（通常入出力部パッド領域の方がアド
レス部パッド領域よりも大きい）により、アドレス部パ
ッド領域に無駄な領域が生じてしまい、半導体チップサ
イズを増大せしめるという欠点がある。
る半導体装置の配置例では、中央部に１列にアドレス部
パッド領域と入出力部パッド領域が配置されているた
め、入出力部パッド領域とアドレス部パッド領域の高さ
方向のサイズの差（通常入出力部パッド領域の方がアド
レス部パッド領域よりも大きい）により、アドレス部パ
ッド領域に無駄な領域が生じてしまい、半導体チップサ
イズを増大せしめるという欠点がある。
【０００８】また図６に示される半導体メモリ装置の配
置例では、前記無駄領域をメモリセルプレートの配置変
更とアドレス部パッド領域の分散で解決しようとしてい
るが、メモリセルプレートの横方向のサイズは変更され
ず、かつアドレス部パッド領域が１カ所から３カ所に分
散されており、むしろ無駄領域が増加してしまう。又、
センターボンデイングのみの製品には適用できないとい
う問題もある。
置例では、前記無駄領域をメモリセルプレートの配置変
更とアドレス部パッド領域の分散で解決しようとしてい
るが、メモリセルプレートの横方向のサイズは変更され
ず、かつアドレス部パッド領域が１カ所から３カ所に分
散されており、むしろ無駄領域が増加してしまう。又、
センターボンデイングのみの製品には適用できないとい
う問題もある。
【０００９】さらに図７に示される半導体集積回路装置
の設計例では、ブロック列内の位置によりブロックの高
さＹＢとともにその大きさと形状が大幅に変更されてい
る。ブロックの高さＹＢを大幅に低くすると、横方向の
幅ＸＢを大幅に増加させなければならなくなる。従っ
て、該設計法を上述の半導体メモリ装置に適用するとメ
モリセルプレートの形状を大幅に変更することになり、
メモリセルプレート以外の素子領域とメモリセルプレー
トとのサイズのバランスがとれなくなり、無駄領域を増
加せしめてしまう可能性が大きい。更に、メモりセルプ
レートの形状が大幅に変わると、メモりセルの形状も変
えざるを得なくなり、その場合にはメモリセルを構成す
るトランジスタのゲート長とゲート幅の比（Ｌ／Ｗ）及
びメモリセルの記憶容量値が変化してしまい特性上・製
造上の問題も発生してくる。
の設計例では、ブロック列内の位置によりブロックの高
さＹＢとともにその大きさと形状が大幅に変更されてい
る。ブロックの高さＹＢを大幅に低くすると、横方向の
幅ＸＢを大幅に増加させなければならなくなる。従っ
て、該設計法を上述の半導体メモリ装置に適用するとメ
モリセルプレートの形状を大幅に変更することになり、
メモリセルプレート以外の素子領域とメモリセルプレー
トとのサイズのバランスがとれなくなり、無駄領域を増
加せしめてしまう可能性が大きい。更に、メモりセルプ
レートの形状が大幅に変わると、メモりセルの形状も変
えざるを得なくなり、その場合にはメモリセルを構成す
るトランジスタのゲート長とゲート幅の比（Ｌ／Ｗ）及
びメモリセルの記憶容量値が変化してしまい特性上・製
造上の問題も発生してくる。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ装
置は、同一サイズの、情報を記憶する素子（メモリセ
ル）を所定数だけ複数列、複数行にわたり配置して構成
されるメモリセルブロック領域とこのメモリセルブロッ
ク領域内のメモリセルを書き込み／読み出しのために選
択するデコーダ回路を含む周辺制御回路とからなるメモ
リセルプレートを複数含む半導体メモリ装置において、
少なくとも１つの前記メモリセルプレートのメモリセル
ブロック領域を構成するメモリセルのサイズが、他の前
記メモリセルプレートのメモリセルブロック領域を構成
するメモリセルのサイズと異なっていることを特徴とし
ている。
置は、同一サイズの、情報を記憶する素子（メモリセ
ル）を所定数だけ複数列、複数行にわたり配置して構成
されるメモリセルブロック領域とこのメモリセルブロッ
ク領域内のメモリセルを書き込み／読み出しのために選
択するデコーダ回路を含む周辺制御回路とからなるメモ
リセルプレートを複数含む半導体メモリ装置において、
少なくとも１つの前記メモリセルプレートのメモリセル
ブロック領域を構成するメモリセルのサイズが、他の前
記メモリセルプレートのメモリセルブロック領域を構成
するメモリセルのサイズと異なっていることを特徴とし
ている。
【００１１】微少に異なるサイズのメモリセルで構成さ
れたメモリセルブロック領域を含む複数のメモリセルプ
レートを組み合わせて配置することで、半導体チップ中
央部に配置されたアドレス部パッド領域と入出力部パッ
ド領域の高さ方向のサイズの差によりアドレス部パッド
領域側に生じやすい無駄領域が削減される。
れたメモリセルブロック領域を含む複数のメモリセルプ
レートを組み合わせて配置することで、半導体チップ中
央部に配置されたアドレス部パッド領域と入出力部パッ
ド領域の高さ方向のサイズの差によりアドレス部パッド
領域側に生じやすい無駄領域が削減される。
【００１２】すなわち、前記アドレス部パッド領域と入
出力部パッド領域が配列されている方向と直角の方向の
サイズがより小さいメモりセルプレートを入出力部パッ
ド領域側に配置することで、アドレス部パッド領域と入
出力部パッド領域の高さ方向のサイズの差が吸収されて
無駄領域が減少し、チップ面積が削減される。
出力部パッド領域が配列されている方向と直角の方向の
サイズがより小さいメモりセルプレートを入出力部パッ
ド領域側に配置することで、アドレス部パッド領域と入
出力部パッド領域の高さ方向のサイズの差が吸収されて
無駄領域が減少し、チップ面積が削減される。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１４】図１は、本発明の第１の実施の形態のメモ
リセルプレートとアドレス部パッド領域及び入出力部パ
ッド領域との配置構成を概念的に示す図である。図１に
示されるように、本配置構成においては、微少にサイズ
を変更したメモリセルを２種類用意し、各々のメモリセ
ルで構成されたメモリブロックを含むメモリセルプレー
トの中でアドレス部パッド領域１０２及び入出力部パッ
ド領域１０３が配列されている方向に直角の方向の寸法
がより小さいメモリセルプレート１０１を入出力部パッ
ド領域１０３側に配置し、アドレス部パッド領域１０２
及び入出力部パッド領域１０３が配列されている方向に
直角の方向の寸法がより大きいメモリセルプレート１０
４をアドレス部パッド領域１０２側に配置することで、
従来発生していた無駄領域５０４（図５に示す）が削減
されている。
リセルプレートとアドレス部パッド領域及び入出力部パ
ッド領域との配置構成を概念的に示す図である。図１に
示されるように、本配置構成においては、微少にサイズ
を変更したメモリセルを２種類用意し、各々のメモリセ
ルで構成されたメモリブロックを含むメモリセルプレー
トの中でアドレス部パッド領域１０２及び入出力部パッ
ド領域１０３が配列されている方向に直角の方向の寸法
がより小さいメモリセルプレート１０１を入出力部パッ
ド領域１０３側に配置し、アドレス部パッド領域１０２
及び入出力部パッド領域１０３が配列されている方向に
直角の方向の寸法がより大きいメモリセルプレート１０
４をアドレス部パッド領域１０２側に配置することで、
従来発生していた無駄領域５０４（図５に示す）が削減
されている。
【００１５】ここでメモリセルサイズの微少な変更に関
し、具体的な方法を図面を用いて詳細に説明する。
し、具体的な方法を図面を用いて詳細に説明する。
【００１６】図２は、本発明のメモリセルサイズの微少
な変更の第１の方法を説明するための２ビット分のメモ
リセルの概略レイアウト図である。メモリセルは、Ｎ型
拡散層領域２０２，ワード線２０３，ディジット線２０
４と図示されていない記憶容量構成部からなっている。
このメモリセルにより構成されたメモリセルブロック領
域におけるメモリセルの配置方法は、図２の２ビット分
のメモリセルの概略レイアウト図のワード線の配設方向
をＸ軸方向、ディジット線の配設方向をＹ軸方向とする
と、この２ビット分のメモりセルを単位として、隣接す
るメモりセルが、Ｘ軸方向には並進操作で配置され、Ｙ
軸方向にはセル境界に関して互いに線対称と成るように
配置されている。
な変更の第１の方法を説明するための２ビット分のメモ
リセルの概略レイアウト図である。メモリセルは、Ｎ型
拡散層領域２０２，ワード線２０３，ディジット線２０
４と図示されていない記憶容量構成部からなっている。
このメモリセルにより構成されたメモリセルブロック領
域におけるメモリセルの配置方法は、図２の２ビット分
のメモリセルの概略レイアウト図のワード線の配設方向
をＸ軸方向、ディジット線の配設方向をＹ軸方向とする
と、この２ビット分のメモりセルを単位として、隣接す
るメモりセルが、Ｘ軸方向には並進操作で配置され、Ｙ
軸方向にはセル境界に関して互いに線対称と成るように
配置されている。
【００１７】ここでコンタクトホール２０１の幅Ａを
０．０１μｍ削減し、且つワード線２０３の幅Ｃ部を
０．０１μｍ削減した後で、ａ−ａ’部を０．０２μｍ
太らせることで異なるメモリセルサイズを２種類持つこ
とが出来る。この時ワード線２０３に関して幅Ｃ部を
０．０１μｍ削減するが、ワード線の幅（通常０．５μ
ｍ以上ある）に対して十分小さく、かつ間隔Ｄは変更し
ていないため、製造時の拡散技術上問題となることはな
く、歩留まり、信頼性品質にも悪影響はない。メモリセ
ルのサイズを１ｂｉｔあたり０．０１μｍ変更すると、
例えば、メモリセルが ２０４８×２０４８＝４１９４３０４（４Ｍビット） 配列されているメモリセルプレートでは ０．０１μｍ×２０４８＝２０．４８μｍ 変更できるため、メモりセルサイズの微少な変更でわず
かな無駄領域でも有効に利用できる。
０．０１μｍ削減し、且つワード線２０３の幅Ｃ部を
０．０１μｍ削減した後で、ａ−ａ’部を０．０２μｍ
太らせることで異なるメモリセルサイズを２種類持つこ
とが出来る。この時ワード線２０３に関して幅Ｃ部を
０．０１μｍ削減するが、ワード線の幅（通常０．５μ
ｍ以上ある）に対して十分小さく、かつ間隔Ｄは変更し
ていないため、製造時の拡散技術上問題となることはな
く、歩留まり、信頼性品質にも悪影響はない。メモリセ
ルのサイズを１ｂｉｔあたり０．０１μｍ変更すると、
例えば、メモリセルが ２０４８×２０４８＝４１９４３０４（４Ｍビット） 配列されているメモリセルプレートでは ０．０１μｍ×２０４８＝２０．４８μｍ 変更できるため、メモりセルサイズの微少な変更でわず
かな無駄領域でも有効に利用できる。
【００１８】図３は、本発明のメモリセルサイズの微少
な変更の第２の方法を説明するための２ビット分のメモ
リセルの概略レイアウト図である。この方法ではメモリ
セルのトランジスタ部のコンタクトホール３０１の幅Ａ
を０．０１μｍ削減し、幅Ｂをａ−ａ’間で０．０１μ
ｍ太らせている。尚この時、コンタクトホールの面積
は、メモリセルの電気的特性に影響を及ぼさないため変
化させないようにしてある。この第２の方法でのメモり
セルプレートサイズの変化量を、第１の方法の例と同じ
メモリセル配列のメモりセルプレートで計算すると、
０．０１×２０４８＝２０．４８μｍとなる。
な変更の第２の方法を説明するための２ビット分のメモ
リセルの概略レイアウト図である。この方法ではメモリ
セルのトランジスタ部のコンタクトホール３０１の幅Ａ
を０．０１μｍ削減し、幅Ｂをａ−ａ’間で０．０１μ
ｍ太らせている。尚この時、コンタクトホールの面積
は、メモリセルの電気的特性に影響を及ぼさないため変
化させないようにしてある。この第２の方法でのメモり
セルプレートサイズの変化量を、第１の方法の例と同じ
メモリセル配列のメモりセルプレートで計算すると、
０．０１×２０４８＝２０．４８μｍとなる。
【００１９】尚、図３の例においても、メモリセルブロ
ック領域を構成する際のメモリセルの配置方法は、図２
の例の場合と同様である。
ック領域を構成する際のメモリセルの配置方法は、図２
の例の場合と同様である。
【００２０】図４は本発明の第２の実施の形態のメモリ
セルプレートとアドレス部パッド領域及び入出力部パッ
ド領域との配置構成を概念的に示す図である。サイズの
異なるメモリセルを３種類作成することで、サイズの異
なるメモリセルプレートを３種類作成し、無駄領域を削
減している。
セルプレートとアドレス部パッド領域及び入出力部パッ
ド領域との配置構成を概念的に示す図である。サイズの
異なるメモリセルを３種類作成することで、サイズの異
なるメモリセルプレートを３種類作成し、無駄領域を削
減している。
【００２１】尚、本発明を半導体メモリ装置に適用する
に当たっては、半導体メモリ装置に含まれるメモリセル
プレートの数、各メモリセルプレートに含まれるメモリ
セルの数とその配列方法、アドレス部パッド領域の大き
さ、入出力部パッド領域の大きさ、その他付加回路の大
きさ、使用するパッケージによる制約等々を考慮して所
望の電気的特性に影響を及ぼさない範囲で適切なメモリ
セルサイズを選択すればよい。
に当たっては、半導体メモリ装置に含まれるメモリセル
プレートの数、各メモリセルプレートに含まれるメモリ
セルの数とその配列方法、アドレス部パッド領域の大き
さ、入出力部パッド領域の大きさ、その他付加回路の大
きさ、使用するパッケージによる制約等々を考慮して所
望の電気的特性に影響を及ぼさない範囲で適切なメモリ
セルサイズを選択すればよい。
【００２２】
【発明の効果】以上説明したように本発明は、メモリセ
ルの記憶容量及びメモリセルに含まれるトランジスタの
Ｌ／Ｗを含めて電気的特性上の変化が生じないように微
少にサイズを変更したメモリセルを２種類以上用意する
ことにより、含まれるメモリセル数及びビット／ワード
構成が同一のメモリセルプレートでも同じ電気的特性を
有しながら、サイズの異なるメモリセルプレートを２種
類以上構成できる。したがって、適切なサイズのメモリ
セルプレートを選択することで、従来アドレスパッド領
域と入出力パッド領域の高さ方向のサイズの違いにより
発生していた無駄領域を削減することができ、チップ面
積を削減することができるという大きな効果が得られ
る。
ルの記憶容量及びメモリセルに含まれるトランジスタの
Ｌ／Ｗを含めて電気的特性上の変化が生じないように微
少にサイズを変更したメモリセルを２種類以上用意する
ことにより、含まれるメモリセル数及びビット／ワード
構成が同一のメモリセルプレートでも同じ電気的特性を
有しながら、サイズの異なるメモリセルプレートを２種
類以上構成できる。したがって、適切なサイズのメモリ
セルプレートを選択することで、従来アドレスパッド領
域と入出力パッド領域の高さ方向のサイズの違いにより
発生していた無駄領域を削減することができ、チップ面
積を削減することができるという大きな効果が得られ
る。
【図１】本発明の第１の実施の形態のメモリセルプレー
トとアドレス部パッド領域及び入出力部パッド領域との
配置構成を概念的に示す図である。
トとアドレス部パッド領域及び入出力部パッド領域との
配置構成を概念的に示す図である。
【図２】本発明のメモリセルサイズの微少な変更の第１
の方法を説明するための２ビット分のメモリセルの概略
レイアウト図である。
の方法を説明するための２ビット分のメモリセルの概略
レイアウト図である。
【図３】本発明のメモリセルサイズの微少な変更の第２
の方法を説明するための２ビット分のメモリセルの概略
レイアウト図である。
の方法を説明するための２ビット分のメモリセルの概略
レイアウト図である。
【図４】本発明の第２の実施の形態のメモリセルプレー
トとアドレス部パッド領域及び入出力部パッド領域との
配置構成を概念的に示す図である。
トとアドレス部パッド領域及び入出力部パッド領域との
配置構成を概念的に示す図である。
【図５】日経マイクロデバイス（２月号、１９９２年）
記載の、ＬＯＣ（リード・オン・チップ：Ｌｅａｄ Ｏ
ｎ Ｃｈｉｐ）技術に対応する半導体メモリチップのメ
モリセルプレートとボンディングパッドを含むアドレス
部、入出力部等の周辺領域との配置の例を示す図であ
る。
記載の、ＬＯＣ（リード・オン・チップ：Ｌｅａｄ Ｏ
ｎ Ｃｈｉｐ）技術に対応する半導体メモリチップのメ
モリセルプレートとボンディングパッドを含むアドレス
部、入出力部等の周辺領域との配置の例を示す図であ
る。
【図６】当社より出願の特願平７−３１１２５６号に開
示されている、半導体メモリ装置のパッド配置例を示す
図である。
示されている、半導体メモリ装置のパッド配置例を示す
図である。
【図７】特開昭５８−９５８５５号公報に開示されてい
る、ブロック列内のブロックの高さを変えた半導体集積
回路装置の設計例を示す図である。
る、ブロック列内のブロックの高さを変えた半導体集積
回路装置の設計例を示す図である。
１０１，１０４，１０５，５０１，６０５ メモリセ
ルプレート １０２，５０２ アドレス部パッド領域 １０３，５０３ 入出力部パッド領域 ２０１，３０１ コンタクトホール ２０２ Ｎ型拡散層領域 ２０３ ワード線 ２０４ ディジット線 ５０４ 無駄領域 ６０１ アドレスパッド ６０２ 入出力パッド／入出力回路 ７１４ ブロック ７１５ ブロック列
ルプレート １０２，５０２ アドレス部パッド領域 １０３，５０３ 入出力部パッド領域 ２０１，３０１ コンタクトホール ２０２ Ｎ型拡散層領域 ２０３ ワード線 ２０４ ディジット線 ５０４ 無駄領域 ６０１ アドレスパッド ６０２ 入出力パッド／入出力回路 ７１４ ブロック ７１５ ブロック列
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 471 H01L 21/8242 H01L 27/108
Claims (5)
- 【請求項１】 同一サイズの、情報を記憶する素子（メ
モリセル）を所定数だけ複数列、複数行にわたり配置し
て構成されるメモリセルブロック領域とこのメモリセル
ブロック領域内のメモリセルを書き込み／読み出しのた
めに選択するデコーダ回路を含む周辺制御回路とからな
るメモリセルプレートを複数含む半導体メモリ装置にお
いて、少なくとも１つの前記メモリセルプレートの前記
メモリセルブロック領域を構成する前記メモリセルのサ
イズが、他の前記メモリセルプレートの前記メモリセル
ブロック領域を構成する前記メモリセルのサイズと異な
っていることを特徴とする半導体メモリ装置。 - 【請求項２】 複数の前記メモリセルプレートのうち、
少なくとも一つの前記メモリセルプレートの形状が、正
方形であることを特徴とする請求項１記載の半導体メモ
リ装置。 - 【請求項３】 前記メモリセルプレートの前記メモリセ
ルブロック領域を構成する前記メモリセルの記憶容量
が、複数の前記メモリセルプレート全てにおいて同一で
あることを特徴とする請求項１乃至２記載の半導体メモ
リ装置。 - 【請求項４】 前記メモリセルプレートの前記メモリセ
ルブロック領域を構成するメモリセルに含まれるトラン
ジスタのゲート長（Ｌ）とゲート幅（Ｗ）の比（Ｌ／
Ｗ）が、複数の前記メモリセルプレート全てにおいて同
等である請求項１乃至請求項２乃至請求項３記載の半導
体メモリ装置。 - 【請求項５】 前記メモリセルプレートの前記メモリセ
ルブロック領域を構成するメモリセルの数が同じである
前記メモリセルプレートが、少なくとも２個以上含まれ
る請求項１乃至請求項２乃至請求項３乃至請求項４記載
の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165799A JP3048963B2 (ja) | 1997-06-23 | 1997-06-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165799A JP3048963B2 (ja) | 1997-06-23 | 1997-06-23 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117131A JPH1117131A (ja) | 1999-01-22 |
| JP3048963B2 true JP3048963B2 (ja) | 2000-06-05 |
Family
ID=15819221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165799A Expired - Fee Related JP3048963B2 (ja) | 1997-06-23 | 1997-06-23 | 半導体メモリ装置 |
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| Country | Link |
|---|---|
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3996267B2 (ja) * | 1998-05-12 | 2007-10-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| TW461079B (en) * | 1999-02-08 | 2001-10-21 | Sanyo Electric Co | Semiconductor memory apparatus |
| JP2001351919A (ja) | 2000-06-05 | 2001-12-21 | Nec Corp | 配線故障解析方法 |
-
1997
- 1997-06-23 JP JP9165799A patent/JP3048963B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1117131A (ja) | 1999-01-22 |
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