JPS62158359A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置に係わり、特にメモリセルアレイ
とデコーダ回路との接続等の改良をはかった半導体装置
に関する。

〔発明の技術的背景とその問題点〕

歴史的にダイナミックＲＡＭは、アドレスマルチブレラ
スフ方式の採用によって、アドレス入力ビンの数が１／
２になり、１６に〜２５６にビットまでのダイナミック
ＲＡＭでは１６ビン。

３００　ｍｉｌ　　（７，６２ｍｍ　＞幅のパッケージ
に収納することが可能であった。従って、ビン数の多い
スタティックＲＡＭ等に比べ、ＩＣの実装密度が大きい
と云うメリットがある。さらに、プラスチック型パッケ
ージにすると、大量生産及びコストの低減化に大きなメ
リットが生じるので、現在のダイナミックＲＡＭの母産
品はプラスチック型が主流となっている。しかし、この
プラスチック型パッケージに更に記憶容最の大きなダイ
ナミックＲＡＭを収納しようとすると、以下のような理
由によりいくつかの不具合が生じてくる。

まず、プラスチック型パッケージはセラミック型パッケ
ージより機械的強度が弱りため、リードビンをパッケー
ジ内に埋込まなければならない。

このため、リードビンのためのスペースを確保しなけれ
ばならず、ＩＣチップの横幅が制限される。

従って、チップ内のメモリセル及び周辺回路のレイアウ
トに制限が加わる。これは、ダイナミックＲＡＭの容量
が２５６にビットから１Ｍビット更に４Ｍビットへと向
上するに従い、微細な加工技術を使用してもなお増大す
るチップサイズに上限を与えることになる。このことは
、単位メモリセルのサイズを小さくしてしまい、１トラ
ンジスタ／１キヤパシタ型のメモリセルであれば、情報
を蓄えるキャパシタ面積の減少を招く。従って、ダイナ
ミックＲＡＭのデータ保持特性の劣化及びソフトエラー
率の増大を引起こし、信頼性が低く商品両値の低いもの
となってしまう。

また、プラスチック型のパッケージでは、リードピンと
ＩＣチップのポンディングパッドとの間の金属細線によ
るボンディング長を長くすることは、金属細線の断線或
いはボンディング部の接続不良を引起こし好ましくない
。

従来、チップ面積の有効利用及び金属細線との接続の信
頼性の両方を確保するため、第６図に示す如く、矩形の
チップ１の長辺に沿って隣接するアレイ２のチップ１の
長辺に平行な中心線を互いにずらした状態で、複数列の
アレイ２を配設する。

゛さらに、チップ１の長辺に沿う周縁部のうちアレイ２
とチップ１の長辺との間の距離が大きい方の周縁部、及
びチップ１の短辺に沿う周縁部に、ポンディングパッド
３を設けた配列を取り、中央部にデコーダ４１とワード
線駆動回路４２より構成されるデコーダ回路を配列する
。そして、デコーダ回路とずれたアレイ２との接続は、
配線５を斜めにすることによって行っていた。

しかしながら、第６図に示すこの従来例のようにアレイ
２との斜めの接続を配線５によってのみ行うことは、次
の２点で問題がある。以下、この問題について、デコー
ダ回路１ピツチ分６の一部拡大図である第７図を参照し
て説明する。なお、第７図中７１はＶ　ｃｃｌ　ｉｌｌ
線、７２はアドレス線、８はコンタクト部、９はゲート
電極を示している。

第１の問題点は、配［１５を斜めにしてアレイ２とずら
して接続する分ｄだけ、必ず配線領域を確保しなければ
ならないことである。この領域を確保するため、配線の
田度と斜めにする確度によって決まる分だけチップ１の
長辺方向長が増大してしまうのである。例えば、ずれ分
ｄが２００［μｍ］であり、斜め確度が４５度である場
合には、長辺方向長が２００　［μＴｒＬ］伸びてしま
い、プラスチック型パッケージに収納するため確保しな
ければならない上限値を越えることが生じてしまう。仮
に、上限を満足しようとすると、周辺回路やセルレイア
ウト等に制限が加わり、前述した理由によりダイナミッ
クＲＡＭの性能劣化を招いてしまう。従って、チップ長
辺長に対しても無駄な領域を作らないことが必要なので
ある。

第２の問題点は、配線のピッチに関してである。

デコーダの出力は、ワード線駆動回路４２につながって
おり、従来例では斜めの配線５を経由してワード線につ
ながる。高集積化に伴ってワード線のピッチｑも短くな
ってきており、そのピッチの範囲内で斜め配線５とワー
ド線との接続を考えなければならない。少なくとも斜め
にしないでワード線と接続する場合に比べａ＠不利であ
る。ワード線駆動回路４２と斜めの配線５との接続に関
しても同様である。斜めの配［１５とワード線とが異種
の配線層（例えばＡｊ２配線とポリシリコン配線）で接
続される場合は、更に厳しくなる。何とかワード線ピッ
チに納めようとすると、配線のデザインルールを厳しく
しなければならず、製造上非常に難しくなってきて、配
線の断線を生じる場合もある。。

なお、上記の問題は半導体記憶装置に限るものではなく
、中心線が偏心して配列された複数のアレイとこれらを
駆動する駆動回路とを有する半導体装置であれば、同様
に言えることである。

〔発明の目的〕

本発明は上記事情を考慮してなされたもので、その目的
とするところは、チップ長辺長に対して無駄な領域を作
ることなく、且つ斜め配線を用いることなく駆動回路と
中心線のずれた複数のアレイとの接続を行うことができ
、集積度の向上及び信頼性の向上をはかり得る半導体装
置を提供することにある。

〔発明の概要） 本発明の骨子は、斜め配線を用いる代りに、駆動回路の
一部に斜形パターンを形成することにある。

即ち本発明は、矩形のチップ内に中心線が偏心して分割
された複数のアレイ群と、これらのアレイ群に接続され
る駆動回路とを有する半導体装置において、前記駆動回
路を構成する素子を斜形に配列・配線し、該駆動回路パ
ターンブロック自体を一部斜形にすることにより、偏心
する該アレイ群への接続を行うようにしたものである。

ここで、本発明を半導体記憶装置に適用した場合を例に
とると、この装置は、前述した問題点を改良したもので
あり、中心線をずらして配列された複数個のアレイを接
続する場合、デコーダとワード線駆動回路の一部でずれ
分だけ斜形パターンで構成し、ワード線駆動回路とワー
ド線の接続は、中心線を同一とするようにしたパターン
で構成することを特徴とするものである。

〔発明の効果ン 本発明によれば、チップ長辺方向を増大させてしまう無
駄な配線領域がなくなり、且つワード線との接続で斜め
の配線で接続されることが無くなる。従って、半導体装
置の集積度の向上及び信頼性の向上をはかり得る。

ここで、本発明の効果を半導体記憶装置を例にとり説明
すると、次の通りである。メモリセルアレイの中心線を
ずらして配設させる方式において、従来斜めの配線を用
いて接続していたためにチップ長辺方向を伸長させ、斜
形配線のための無駄な面積を必要としていたが、本発明
の半導体記憶装置によれば、チップ長辺方向伸長させな
いばかりでなく、余裕を持たすことが可能となる。つま
り、本発明の半導体記憶装置を用いることにより、ポン
ディングパッドに要する面積を減少してチップを有効に
利用し、且つチップ長辺方向を伸長させることなく更に
有効利用できるようになった。これらのことなら、キャ
パシタの蓄積容量を増大でき、センスアンプに入力され
る入力信号口を増大させて感度の良い増幅作用を行わせ
ることが可能となるので、プロセスのバラツキによる特
性のバラツキを減少させることができる。また、３００
ｍ１ｌの幅狭なプラスチック型パッケージにも対応でき
、リードピンとポンディングパッドとの配線長を短くす
ることが可能であり、アッセンブリ後の配線の断線或い
は接続不良の問題を減少させることができる。

ざらに、デコーダ回路とメモリセル部の接続のための配
線ピッチを緩くすることができ、製造時の配線形成の歩
留りを向上させることができる。

従って、信頼性の高い高集積メモリＩＣを歩留り良く作
ることが可能となる。

〔発明の実施例〕

以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる半導体メモリＩＣの
配置を示す平面図である。図中において、矩形のチップ
１１の中央部にはデコーダ１２１と、メモリセル内のワ
ード線を駆動するためのワード線駆動回路１２２とが形
成されている。ここで、デコーダ１２１とワード線駆動
回路１２２とからデコーダ回路が構成される。デコーダ
１２１゜１２２で分割された２つの領域には、それぞれ
メモリセルアレイ１３１とメモリセルアレイ１３２とが
チップ１１の短辺に沿って２列づつ配列されている。メ
モリセルアレイ１３１とメモリセルアレイ１３２とは、
チップ１１の長辺に沿□う中心線を互いにずらした状態
で配列されている。ポンディングパッド１４は、チップ
１１の短辺に沿う周縁部と、チップ１１の長辺に沿う周
縁部のうちチップ１１の長辺とメモリセルアレイ１３１
゜１３２との距離の大きい方に設けられている。ずれた
メモリセルアレイ１３１，１３２は、チップ中央部のデ
コーダ１２１を斜形にすることにより、ワード線駆動回
路１２２を蛙由してデコーダ１２１にそれぞれ接続され
る。このとき、メモリセルアレイ１３１．１３２と接す
るパターン部は、必ず斜形にならないよう、メモリセル
アレイ１３１．１３２の中心軸とワード線駆動回路１２
２のパターンの中心軸を平行にするように構成する。

第２図は、デコーダ回路１ピツチ分１５のデコーダ１２
１とワード線駆動回路１２２の斜形の中央部からメモリ
セル１３１の一部までを拡大して簡単に記述したもので
ある。放電トランジスタ、プリチャージ用トランジスタ
、アドレス線１７２及びＶｃｃ電源線１７１で構成され
るデコーダ部を斜形にし、その選択信号を受けるワード
線駆動回路１２２は、メモリセル１３１に対して斜形に
ならないように構成され、ワード線を駆動するＡ２配線
が中心軸を揃えて接続されている。なお、第２図中１８
はコンタクト部、１９はゲート電極を示している。

このような構成であれば、メモリセルアレイ１３１．１
３２の中心線のずれ分ｄを、Ａ℃の配線で斜形に接続す
る必要がなくなる。このため、デコーダパターン部で（
ｆ−ｆ／４２）、更にＡ℃の斜形配線がなくなった分で
（ｄ／２）メモリセルまでの距離を縮めることができる
。チップ全体では の縮小に寄与することが可能となり、（ｂ’　−ｂ）分
譲方向に余裕を作ることができる。さらに、ワード線と
接続されるＡＲｎ配線ピッチを緩めることが可能となる
。従来、Ａｎ配線を斜形にするため、ワード線ピッチの
（１／Ｍ７＞のピッチでＡ２配線を構成せざるを得なか
ったが、本実施例ではワード線ピッチＱ１と同じピッチ
で八２の配線を構成することができるようになった。

かくして本実施例によれば、Ａｎ配線を斜形にすること
なく、メモリセルアレイ１３１．１３２とデコーダ回路
とを接続することができ、へλ配線の無駄な領域をなく
してチップの縮小化をはかり得る。さらに、へ２配線を
ワード線ピッチと同じピッチで形成することが可能とな
る。このため、半導体記憶装置の高集積化及び信頼性の
向上をはかることができる。

第３図乃至第５図はそれぞれ本発明の他の実施例を説明
するための平面図であり、メモリセルアレイ、ポンディ
ングパッド及びデコーダ回路等の配置を変えた例である
。第３図は矩形のチップ１１の長辺長の約１／４．３／
４にデコーダ回路１２１．１２２が形成され、メモリセ
ルアレイ１３１．１３２を８分割し、ポンディングパッ
ド１４を更に中央に近付けた場合である。また、第４図
はメモリセルアレイ１３ｓ　、１３２．１３３　。

１３４の長辺とチップ１１の短辺が平行であり、そのセ
ルアレイ対が上下で左右にずれている場合である。この
場合も同様に、デコーダ回路１２１゜１２２を斜形にす
ることにより、メモリセルアレイ１３１．１３２に接続
することが可能である。

また、第５図はメモリセルアレイ１３１．１３２の長辺
とチップ１１の短辺が平行であり、メモリセルアレイ１
３１．１３２がチップ１１の長辺長の約１／４．３／４
で左右にずれでおり、そのずれの中心にデコーダ回路１
，２１．１２２が構成される場合であり、ポンディング
パッド１４を更に中央部近くまで持って来ることが可能
である。

これらのような配置の半導体記憶装置でも、先に説明し
た実施例と同様な効果を得ることができる。

なお、本発明は上述した各実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で、種々変形して実施
することができる。前記実施例では、１つのデコーダで
４本のワード線を駆動する、部分デコード方式について
示したが、デコード方式にはよらず、本発明の接続法を
採用することができる。また、実施例ではデコーダパタ
ーンを斜形にしていたが、ワード線駆動回路の一部を斜
形にしても良く、メモリセルアレイのずれ分によってど
こまで斜形パターンにするかが決まるのであり、斜形パ
ターンの変曲点をどこに持っていっても構わない。また
、実施例では、ワード線との接続をＡｌ１の配線の接続
によって行われることで説明したが、その接続はＡ２の
一層配線だけでなく、１８！Ａ℃、２層Ａｆｆｉ或いは
ポリシリコン配線の組合わせで行われた場合でも同様の
効果を得ることができ、配線の接続に関して全ての場合
で有効である。

また、以上の説明では、アレイ群がメモリセルアレイで
ある場合について述べたが、ゲートアレイ、ロジック回
路等の回路ブロックについても本発明を同様に適用する
ことができる。つまり、半導体記憶装置に限らず、中心
線がずれて配置された複数のアレイ及びこれらのアレイ
に接続される駆動回路を有する半導体装置であれば、各
種の装置に適用することが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体メモリＩＣの
配置を示す平面図、第２図は上記実施例における効果を
説明するためのデコーダ１ピツチ分の部分拡大図、第３
図乃至第５図はそれぞれ他の実施例を説明するための平
面図、第６図は従来例におけるメモリＩＣの配置を示す
平面図、第７図は従来の問題点を説明するためのデコー
ダ１ピツチ分の部分拡大図である。 １１・・・チップ、１２１・・・デコーダ、１２２・・
・ワード線駆動回路、１３１．〜，１３４・・・メモリ
セルアレイ、１４・・・ポンディングパッド、１５・・
・デコーダ回路１ピツチ分、１７１・・・Ｖｃｃ電源線
、１７２・・・アドレス線、１８・・・コンタクト部、
１９・・・ゲート電極。 出願人代理人　弁理士　鈴江武彦 才３図　　　　才４図 牙５図　　　　オ６図 オフ図

Claims (2)

【特許請求の範囲】
1. （１）矩形のチップ内に中心線が偏心して分割された複
   数のアレイ群と、これらのアレイ群に接続される駆動回
   路とを有する半導体装置において、前記駆動回路を構成
   する素子を斜形に配列・配線し、該駆動回路パターンブ
   ロック自体を一部斜形にすることにより、偏心する該ア
   レイ群への接続を行うことを特徴とする半導体装置。
2. （２）前記アレイの単位構成要素が記憶素子であり、前
   記駆動回路がデコーダ回路であることを特徴とする特許
   請求の範囲第１項記載の半導体装置。