JPH0120536B2 - - Google Patents
Info
- Publication number
- JPH0120536B2 JPH0120536B2 JP53156118A JP15611878A JPH0120536B2 JP H0120536 B2 JPH0120536 B2 JP H0120536B2 JP 53156118 A JP53156118 A JP 53156118A JP 15611878 A JP15611878 A JP 15611878A JP H0120536 B2 JPH0120536 B2 JP H0120536B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- column
- cell
- inter
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000005192 partition Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 241000239290 Araneae Species 0.000 description 1
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、絶縁ゲート型電界効果トランジス
タ（以下MOSトランジスタと称する）等を使用
した基本構成をあらかじめ設けておき簡単なパタ
ーンを付加することにより種々の回路構成が得ら
れるようにした所謂マスタースライス方式の半導
体集積回路（以下マスタースライスICと称する）
に関するものである。
タ（以下MOSトランジスタと称する）等を使用
した基本構成をあらかじめ設けておき簡単なパタ
ーンを付加することにより種々の回路構成が得ら
れるようにした所謂マスタースライス方式の半導
体集積回路（以下マスタースライスICと称する）
に関するものである。
従来、半導体集積回路は集積度が増加すれば装
置の部品点数が減少してコストダウンにつながつ
ていた。しかし実現可能な集積規模が飛躍的に増
大した結果、ランダム論理回路等近年需要の拡大
が著るしいかなりの種類の半導体集積回路におい
ては、集積度が増加すればする程汎用性がなくな
り、専用IC化する傾向がある。そうなるともは
や量産効果によるコストダウンは期待できない。
置の部品点数が減少してコストダウンにつながつ
ていた。しかし実現可能な集積規模が飛躍的に増
大した結果、ランダム論理回路等近年需要の拡大
が著るしいかなりの種類の半導体集積回路におい
ては、集積度が増加すればする程汎用性がなくな
り、専用IC化する傾向がある。そうなるともは
や量産効果によるコストダウンは期待できない。
このような少量多品種の専用ICの場合にコス
トダウン等を実現する第一歩としては、設計、製
造に要する時間を短縮し納期をいかに短縮するか
が問題となる。
トダウン等を実現する第一歩としては、設計、製
造に要する時間を短縮し納期をいかに短縮するか
が問題となる。
一般にICを製造する際には、夫々の工程に対
応するマスクを複数枚必要とする。従つて設計変
更があつたり、いろいろな種類のものを製造する
時には、マスクを作るため多くの時間および工数
が費される。それらがICの製造コストを高める
かなりの要因を占めている。
応するマスクを複数枚必要とする。従つて設計変
更があつたり、いろいろな種類のものを製造する
時には、マスクを作るため多くの時間および工数
が費される。それらがICの製造コストを高める
かなりの要因を占めている。
マスタースライス方式は、このような不都合を
改善する手段として有望である。この方式は、各
種用途のICに共通する製造プロセスのある段階
までは一括生産しておき、使用者（ユーザー）が
望む論理回路接続関係等をあらわす１枚又は２枚
のマスク（コンタクトホールおよび金属配線マス
ク）をユーザーが作り、残りのプロセスのみを
各々施して、種々のICを製造する方式である。
改善する手段として有望である。この方式は、各
種用途のICに共通する製造プロセスのある段階
までは一括生産しておき、使用者（ユーザー）が
望む論理回路接続関係等をあらわす１枚又は２枚
のマスク（コンタクトホールおよび金属配線マス
ク）をユーザーが作り、残りのプロセスのみを
各々施して、種々のICを製造する方式である。
さて、マスタースライスICに対する提案は既
にいくつかのものが知られているが、コンタクト
ホールマスクおよび金属配線マスクをユーザーが
書いて専用ICを作る方法として公開特許公報昭
53−45985「半導体集積回路装置」が知られてい
る。しかしこの方式は、配線の自由度が大きい利
点を有するもののユーザーはマスクを２枚作らな
ければいけない欠点がある。また専用化するため
の製造プロセスが長くなるのも欠点である。
にいくつかのものが知られているが、コンタクト
ホールマスクおよび金属配線マスクをユーザーが
書いて専用ICを作る方法として公開特許公報昭
53−45985「半導体集積回路装置」が知られてい
る。しかしこの方式は、配線の自由度が大きい利
点を有するもののユーザーはマスクを２枚作らな
ければいけない欠点がある。また専用化するため
の製造プロセスが長くなるのも欠点である。
一方、金属配線マスクだけをユーザーが書いて
専用ICを作るマスタースライスICとして、米国
のインタデザイン社（INTERDESIGN、INC）
のMONOCHIP MD―Ａが知られている。これ
はＮチヤンネルSiゲート型電界効果トランジスタ
（以下SiゲートMOSと称する）を用いた論理回路
用のマスタースライスICである。ユーザーは望
む論理回路を実現するようにアルミニウム配線形
成用マスクを作る。IC製造者はアルミニウムエ
ツチングによつて配線パターンを形成する前の段
階までプロセスが完了しているウエーハーを貯蔵
しておく。このウエーハとユーザーが作つたアル
ミニウム配線形成用マスクを用いてアルミニウム
エツチングだけすれば望むICが得られる。
専用ICを作るマスタースライスICとして、米国
のインタデザイン社（INTERDESIGN、INC）
のMONOCHIP MD―Ａが知られている。これ
はＮチヤンネルSiゲート型電界効果トランジスタ
（以下SiゲートMOSと称する）を用いた論理回路
用のマスタースライスICである。ユーザーは望
む論理回路を実現するようにアルミニウム配線形
成用マスクを作る。IC製造者はアルミニウムエ
ツチングによつて配線パターンを形成する前の段
階までプロセスが完了しているウエーハーを貯蔵
しておく。このウエーハとユーザーが作つたアル
ミニウム配線形成用マスクを用いてアルミニウム
エツチングだけすれば望むICが得られる。
しかしユーザーがこのMONOCHIP MD―Ａ
を用いてアルミニウム配線パターンを作るとき、
電源線と交差する方向の配線をすると、配線負荷
容量が大きくなるため、遅延時間が大きくなり、
論理回路の集積密度が上らないという欠点があつ
た。
を用いてアルミニウム配線パターンを作るとき、
電源線と交差する方向の配線をすると、配線負荷
容量が大きくなるため、遅延時間が大きくなり、
論理回路の集積密度が上らないという欠点があつ
た。
次に図面を参照しながらMONOCHIP MD―
Ａの詳細とその欠点を具体的に説明する。
Ａの詳細とその欠点を具体的に説明する。
第１図に示したのは、一般的なマスタースライ
スICのチツプレイアウト図である。チツプ１に
はセルCijがアレイ状に28×８＝224個並んでい
る。C11，C12，…，Cij，…，C8 28はセルを示
す。チツプの周辺にはボンデイングパツドP1，
P2，P3，…，Pi，…，P38があり、各パツドには
おのおの入出力バツフアBA1，BA2，BA3，…，
BAi，…，BA38が付いている。また電源を供給
するためのボンデイングパツドVDD，VSSがある。
入出力バツフアとセルアレイの間には配線領域２
がある。またセルとセルの間には行方向の行間配
線領域３がある。出力バツフアBAiはTTL又は
LSTTLを駆動できるような能力を有している。
スICのチツプレイアウト図である。チツプ１に
はセルCijがアレイ状に28×８＝224個並んでい
る。C11，C12，…，Cij，…，C8 28はセルを示
す。チツプの周辺にはボンデイングパツドP1，
P2，P3，…，Pi，…，P38があり、各パツドには
おのおの入出力バツフアBA1，BA2，BA3，…，
BAi，…，BA38が付いている。また電源を供給
するためのボンデイングパツドVDD，VSSがある。
入出力バツフアとセルアレイの間には配線領域２
がある。またセルとセルの間には行方向の行間配
線領域３がある。出力バツフアBAiはTTL又は
LSTTLを駆動できるような能力を有している。
セルCijの構成を第２図に示す。C1，C2はおの
おの第図１で述べたCijをあらわしている。一つ
のセルは駆動用MOSトランジスタT11，T12，
T13，T14と負荷用MOSデプリーシヨントランジ
スタD1とからなる。第２図中の〇印はコンタク
トを示す。N1，N2，…，N9及びE1，E3はユーザ
ーが形成するアルミニウム配線（図示せず）と拡
散層とのコンタクトを示し、L1，L2，…，L8と
M1，M2，…，M8とA1，A3，A5，A7，E2，E4
はポリSi配線とユーザーが形成するアルミニウム
配線（図示せず）とのコンタクトを示す。第２図
において、電源線VDD、VSSはアルミニウムでア
レイの行方向に連続して配線されている。縦の配
線L1―M1，L2―M2，…，L8―M8，L3―E2，L7
―E4はポリSiで配線されている。拡散層の配線は
N3―A3，N7―A7は拡散層による配線である。
おの第図１で述べたCijをあらわしている。一つ
のセルは駆動用MOSトランジスタT11，T12，
T13，T14と負荷用MOSデプリーシヨントランジ
スタD1とからなる。第２図中の〇印はコンタク
トを示す。N1，N2，…，N9及びE1，E3はユーザ
ーが形成するアルミニウム配線（図示せず）と拡
散層とのコンタクトを示し、L1，L2，…，L8と
M1，M2，…，M8とA1，A3，A5，A7，E2，E4
はポリSi配線とユーザーが形成するアルミニウム
配線（図示せず）とのコンタクトを示す。第２図
において、電源線VDD、VSSはアルミニウムでア
レイの行方向に連続して配線されている。縦の配
線L1―M1，L2―M2，…，L8―M8，L3―E2，L7
―E4はポリSiで配線されている。拡散層の配線は
N3―A3，N7―A7は拡散層による配線である。
負荷用MOSトランジスタD1のドレイン端子は
VDDに接続され、ゲート端子とソース端子はアル
ミニウム配線E2―E1で短絡されている。駆動用
MOSトランジスタT11，T12，T13，T14は直列に
接続されている。すなわちコンタクトN2はトラ
ンジスタT11のドレイン端子でもあり、トランジ
スタT12のソース端子でもある。同様にN3，N4，
…，N9は両側のトランジスタのソース又はドレ
イン端子である。
VDDに接続され、ゲート端子とソース端子はアル
ミニウム配線E2―E1で短絡されている。駆動用
MOSトランジスタT11，T12，T13，T14は直列に
接続されている。すなわちコンタクトN2はトラ
ンジスタT11のドレイン端子でもあり、トランジ
スタT12のソース端子でもある。同様にN3，N4，
…，N9は両側のトランジスタのソース又はドレ
イン端子である。
第２図の回路のマスクレイアウトの一例を第３
図に示す。第２図と同じ番号のものは同じものを
示す。図中、左上りの斜線によるハツチングを施
した領域はポリSi配線であり、右上りの斜線によ
るハツチングを施した領域は拡散層を示す。第３
図からも明らかなように、駆動用SiゲートMOS
トランジスタは２次元のアレイ状になつた時、ア
レイの行方向でセルごとに独立せず連続して構成
されている。第３図において点線で示されている
上にユーザーがアルミニウム配線を適当に配線し
て希望する論理回路を作ることができる。
図に示す。第２図と同じ番号のものは同じものを
示す。図中、左上りの斜線によるハツチングを施
した領域はポリSi配線であり、右上りの斜線によ
るハツチングを施した領域は拡散層を示す。第３
図からも明らかなように、駆動用SiゲートMOS
トランジスタは２次元のアレイ状になつた時、ア
レイの行方向でセルごとに独立せず連続して構成
されている。第３図において点線で示されている
上にユーザーがアルミニウム配線を適当に配線し
て希望する論理回路を作ることができる。
第４図は、第３図のZ1Z2Z3Z4で囲まれた領域を
切り欠いてZ3の方から眺めた斜視断面図である。
切り欠いてZ3の方から眺めた斜視断面図である。
第４図において基板はP-である。３，４はそ
れぞれ負荷用MOSトランジスタのドレインとソ
ースのN+拡散層を示す。６は負荷用MOSトラン
ジスタのゲートのポリSiを示す。９はゲートの薄
い酸化膜である。駆動用MOSトランジスタのド
レインおよびソースの拡散層はそれぞれ４１と５
である。駆動用MOSトランジスタのゲートのポ
リSiは７である。１０はゲートの薄い酸化膜であ
る。１１はフイールド領域における厚い酸化膜で
ある。８はフイールド領域に形成したポリSi配線
である。
れぞれ負荷用MOSトランジスタのドレインとソ
ースのN+拡散層を示す。６は負荷用MOSトラン
ジスタのゲートのポリSiを示す。９はゲートの薄
い酸化膜である。駆動用MOSトランジスタのド
レインおよびソースの拡散層はそれぞれ４１と５
である。駆動用MOSトランジスタのゲートのポ
リSiは７である。１０はゲートの薄い酸化膜であ
る。１１はフイールド領域における厚い酸化膜で
ある。８はフイールド領域に形成したポリSi配線
である。
図中、左下りの斜線でハツチングした部分はア
ルミニウム配線を示し、右下りの斜線でハツチン
グした部分はアルミニウム配線およびコンタクト
領域を形成するために設けた厚い酸化膜をあらわ
す。第４図において実際上問題となるのは酸化膜
の厚さである。ゲートの酸化膜９の厚さは普通
0.1μｍである。一方、ゲート酸化膜として使用す
ることのないフイールド領域の厚い酸化膜１１の
厚さは1.0〜1.5μｍ程度が普通である。
ルミニウム配線を示し、右下りの斜線でハツチン
グした部分はアルミニウム配線およびコンタクト
領域を形成するために設けた厚い酸化膜をあらわ
す。第４図において実際上問題となるのは酸化膜
の厚さである。ゲートの酸化膜９の厚さは普通
0.1μｍである。一方、ゲート酸化膜として使用す
ることのないフイールド領域の厚い酸化膜１１の
厚さは1.0〜1.5μｍ程度が普通である。
配線の単位面積あたりの静電容量は酸化膜の厚
さに反比例する。それゆえ酸化膜の厚さが10〜15
倍小さいと配線の静電容量は単位面積あたり10〜
15倍大きくなる。
さに反比例する。それゆえ酸化膜の厚さが10〜15
倍小さいと配線の静電容量は単位面積あたり10〜
15倍大きくなる。
第５図にランダム論理回路の一例の一部を示
す。一般にランダム論理回路は第５図に示すよう
な簡単なものでなく、配線がクモの巣のように複
雑になりセルアレイの列方向の配線が必要にな
る。しかしここでは説明のためその一部を取り出
して第５図に示した。
す。一般にランダム論理回路は第５図に示すよう
な簡単なものでなく、配線がクモの巣のように複
雑になりセルアレイの列方向の配線が必要にな
る。しかしここでは説明のためその一部を取り出
して第５図に示した。
図中、G1は入力を１、２とし出力を３とする
NOR回路であり、G2は入力を４とし出力を５と
するNOR回路である。F1は、データ入力を６と
しクロツク入力を７とし出力を８とするデイレー
フリツプロツプ回路をあらわす。G3は入力を３、
５、８とし出力を９とするNAND回路である。
NOR回路であり、G2は入力を４とし出力を５と
するNOR回路である。F1は、データ入力を６と
しクロツク入力を７とし出力を８とするデイレー
フリツプロツプ回路をあらわす。G3は入力を３、
５、８とし出力を９とするNAND回路である。
第６図は、上記第１〜第４図で説明した従来の
MONOCHIP MD―Ａにアルミニウム配線を施
して第５図の論理回路を構成しようとしたときの
レイアウトの一例である。第５図に示すNOR回
路G1，G2、デイレーフリツプフロツプ回路F1、
NAND回路G3がそれぞれセルC12，C13，C41，
C42，C72，C73，C74，C75，C76を用いて作るもの
と仮定する。
MONOCHIP MD―Ａにアルミニウム配線を施
して第５図の論理回路を構成しようとしたときの
レイアウトの一例である。第５図に示すNOR回
路G1，G2、デイレーフリツプフロツプ回路F1、
NAND回路G3がそれぞれセルC12，C13，C41，
C42，C72，C73，C74，C75，C76を用いて作るもの
と仮定する。
ここでCijは第１図に示したものと同一のもの
である。この時第５図に示すNOR回路Giの出力
とNAND回路G3を接続する配線３は第３図に示
した電源線VDD及びVSSと交差して配線しなけれ
ばいけない。同様に配線５も８も電源線VDD及び
VSSと交差するように配線せざるを得ない。
である。この時第５図に示すNOR回路Giの出力
とNAND回路G3を接続する配線３は第３図に示
した電源線VDD及びVSSと交差して配線しなけれ
ばいけない。同様に配線５も８も電源線VDD及び
VSSと交差するように配線せざるを得ない。
このチツプにおいて電源線と平行な方向の配線
は電源線と同一の導体材料であるアルミニウムが
用いられているけれど、電源線と交差する配線は
第３図からわかるようにポリSiを用いないといけ
ない。しかしこのポリSiを配線に用いると、第３
図から明らかなように、駆動用MOSトランジス
タが連続しているのでポリSiはトランジスタ領域
を横切つている。その結果、第４図で説明したよ
うに拡散層の部分は単位面積あたりの配線容量が
大きくなり、最終的にはこうして構成した論理回
路そのものが高速では動作しないという欠点があ
つた。
は電源線と同一の導体材料であるアルミニウムが
用いられているけれど、電源線と交差する配線は
第３図からわかるようにポリSiを用いないといけ
ない。しかしこのポリSiを配線に用いると、第３
図から明らかなように、駆動用MOSトランジス
タが連続しているのでポリSiはトランジスタ領域
を横切つている。その結果、第４図で説明したよ
うに拡散層の部分は単位面積あたりの配線容量が
大きくなり、最終的にはこうして構成した論理回
路そのものが高速では動作しないという欠点があ
つた。
本発明は、例え上記の如き実施態様において
も、駆動用MOSトランジスタをセルごとに独立
させ電源線VDD，VSSと交差するポリSi配線を各セ
ルの列と列の間にあらかじめ埋め込んで形成して
おくことにより電源線と交差する配線の静電容量
を減少させ、上記欠点を解決し、使用者が一枚の
金属配線パターンだけで複雑な論理回路を高速に
動作できるようにして提供できるようにすること
を狙つたものである。
も、駆動用MOSトランジスタをセルごとに独立
させ電源線VDD，VSSと交差するポリSi配線を各セ
ルの列と列の間にあらかじめ埋め込んで形成して
おくことにより電源線と交差する配線の静電容量
を減少させ、上記欠点を解決し、使用者が一枚の
金属配線パターンだけで複雑な論理回路を高速に
動作できるようにして提供できるようにすること
を狙つたものである。
本発明の構成は、多数個のセルを２次元行列状
に配置するに、各行間を区画する行間配線領域と
各列間を区画する列間配線領域とを設け、各列間
配線領域には各セルの列方向長さ相当の長さを有
し少なくともその両端にはコンタクトを備えた列
方向配線を各セル毎に設け、又各行間配線領域に
は列方向に隣接する各セル間を互いに連絡し少な
くともその両端にはコンタクトを備えた列方向配
線を各セル毎に設け、一枚の金属配線パターンで
専用化するという特徴を有する。
に配置するに、各行間を区画する行間配線領域と
各列間を区画する列間配線領域とを設け、各列間
配線領域には各セルの列方向長さ相当の長さを有
し少なくともその両端にはコンタクトを備えた列
方向配線を各セル毎に設け、又各行間配線領域に
は列方向に隣接する各セル間を互いに連絡し少な
くともその両端にはコンタクトを備えた列方向配
線を各セル毎に設け、一枚の金属配線パターンで
専用化するという特徴を有する。
次に本発明の実施の一例について図面を参照し
て説明する。従来から知られているセルCijの構
成は第２図に示してあるが、第７図は本発明を実
施してそれを改良したものである。第７図に示し
てある記号で第２図と同一の記号のものは第２図
と同一のものをあらわす。第２図と第７図とを比
較して異なる点は次のとうりである。第２図で
は、駆動用トランジスタT11，T12，T13，T14，
T21，T22，T23，T24，……が全てあらかじめ直
列に接続されていたが、第７図の実施例では駆動
用MOSトランジスタはセルごとに独立している。
そしてセルとセルの間にはその列間配線領域を使
つて縦方向に配線するための例えばポリSiで形成
した列方向配線H1―H2，H3―H4，H5―H6が電
源線VDD及びVSSと交差してあらかじめ配線され
ている。
て説明する。従来から知られているセルCijの構
成は第２図に示してあるが、第７図は本発明を実
施してそれを改良したものである。第７図に示し
てある記号で第２図と同一の記号のものは第２図
と同一のものをあらわす。第２図と第７図とを比
較して異なる点は次のとうりである。第２図で
は、駆動用トランジスタT11，T12，T13，T14，
T21，T22，T23，T24，……が全てあらかじめ直
列に接続されていたが、第７図の実施例では駆動
用MOSトランジスタはセルごとに独立している。
そしてセルとセルの間にはその列間配線領域を使
つて縦方向に配線するための例えばポリSiで形成
した列方向配線H1―H2，H3―H4，H5―H6が電
源線VDD及びVSSと交差してあらかじめ配線され
ている。
第７図で〇印はコンタクトをあらわし、H1，
H2，…，H6及びA1，A2，…，A5はユーザが形
成する例えばアルミニウム配線（図示せず）とポ
リSi配線とのコンタクトを示す。
H2，…，H6及びA1，A2，…，A5はユーザが形
成する例えばアルミニウム配線（図示せず）とポ
リSi配線とのコンタクトを示す。
第７図でコンタクトA1，A3，A4，A5は行間の
配線領域から電源線の間の例えば拡散層のコンタ
クトに信号を伝播する時に使われる。このコンタ
クトがないとMOSトランジスタをトランスフア
ゲートとして使う（ソースを浮せて使う）時不便
である。
配線領域から電源線の間の例えば拡散層のコンタ
クトに信号を伝播する時に使われる。このコンタ
クトがないとMOSトランジスタをトランスフア
ゲートとして使う（ソースを浮せて使う）時不便
である。
さらに従来例で第３図においてユーザーが電源
線と平行な方向にX1―X2という横方向のアルミ
ニウム配線をしたと仮定する。すると第２図のセ
ルC1から更に上のセルへ信号を伝達するような
アルミニウム配線はできなくなる。これはセルの
下側においても同じことで、第３図においてY1
―Y2という横方向のアルミニウム配線をしてし
まうとセルC1から更に下のセルへ信号を伝達す
るような配線はできなくなる。それゆえこのよう
な電源線と平行な配線はポリSiの上を、Li，Mi
のコンタクトを避けながら配線しなければいけな
いことになる。本発明では例えば第７図において
この欠点を改良するため、行間配線領域に例えば
ポリSiで形成した列方向配線U1―1，U2―2，
U3―3，U4―4が埋めこまれている。
線と平行な方向にX1―X2という横方向のアルミ
ニウム配線をしたと仮定する。すると第２図のセ
ルC1から更に上のセルへ信号を伝達するような
アルミニウム配線はできなくなる。これはセルの
下側においても同じことで、第３図においてY1
―Y2という横方向のアルミニウム配線をしてし
まうとセルC1から更に下のセルへ信号を伝達す
るような配線はできなくなる。それゆえこのよう
な電源線と平行な配線はポリSiの上を、Li，Mi
のコンタクトを避けながら配線しなければいけな
いことになる。本発明では例えば第７図において
この欠点を改良するため、行間配線領域に例えば
ポリSiで形成した列方向配線U1―1，U2―2，
U3―3，U4―4が埋めこまれている。
1は上部隣のセル中ではU2に相当する位置に
又3はU4に相当する位置にある。したがつて使
用者が一枚の金属配線パターンで専用化するた
め、電源線と平行なアルミ配線X1―X2，Y1―Y2
があつたと仮定しても、この本発明によつて行間
配線領域に新設したポリSi（他の材料を必ずしも
否定するものではない）列方向配線Ui―ｉを
介して自由に縦方向に信号を配線できる。
又3はU4に相当する位置にある。したがつて使
用者が一枚の金属配線パターンで専用化するた
め、電源線と平行なアルミ配線X1―X2，Y1―Y2
があつたと仮定しても、この本発明によつて行間
配線領域に新設したポリSi（他の材料を必ずしも
否定するものではない）列方向配線Ui―ｉを
介して自由に縦方向に信号を配線できる。
第７図の回路をマスクであらわしたマスクレイ
アウト図を第８図に示す。第２図と同じ番号のも
のは同じものをあらわす。図中、左上りの斜線は
例えばポリSiを示す。右上りの斜線は例えば拡散
層を示す。
アウト図を第８図に示す。第２図と同じ番号のも
のは同じものをあらわす。図中、左上りの斜線は
例えばポリSiを示す。右上りの斜線は例えば拡散
層を示す。
本発明による第８図と従来技術による第３図と
を比較すると次のことがわかる。第３図では駆動
用トランジスタが行方向に連続しているけれど、
第８図では駆動用トランジスタが縦方向のポリSi
配線で分割されセルごとに独立している。
を比較すると次のことがわかる。第３図では駆動
用トランジスタが行方向に連続しているけれど、
第８図では駆動用トランジスタが縦方向のポリSi
配線で分割されセルごとに独立している。
すなわちこのチツプで縦方向の配線をするとき
縦方向のポリSi列方向配線のH1―A1―H2、又は
H3―A3―H4、又はH5―A5―H6を用いると駆動
用トランジスタを横切らない。第４図で示したよ
うにゲートの酸化膜（ポリSiが拡散層を横切つて
いる時）の厚さは、フイールド領域の酸化膜（ポ
リSiが拡散層を横切らない時）の厚さの10〜15倍
小さい。それゆえ酸化膜の厚さの大きいフイール
ド領域を通るように配線されたポリSiは負荷の静
電容量が小さく、高速に動作することが期待でき
る。
縦方向のポリSi列方向配線のH1―A1―H2、又は
H3―A3―H4、又はH5―A5―H6を用いると駆動
用トランジスタを横切らない。第４図で示したよ
うにゲートの酸化膜（ポリSiが拡散層を横切つて
いる時）の厚さは、フイールド領域の酸化膜（ポ
リSiが拡散層を横切らない時）の厚さの10〜15倍
小さい。それゆえ酸化膜の厚さの大きいフイール
ド領域を通るように配線されたポリSiは負荷の静
電容量が小さく、高速に動作することが期待でき
る。
また第８図からわかるように、本発明によれば
縦方向の配線がセルごとに規則的に一様に入るこ
とになる。この一様に入つているということは配
線の自動化などをする場合に非常に有利である。
何セルかに一本ずつ不規則に入つていると配線の
自動化がむずかしい。
縦方向の配線がセルごとに規則的に一様に入るこ
とになる。この一様に入つているということは配
線の自動化などをする場合に非常に有利である。
何セルかに一本ずつ不規則に入つていると配線の
自動化がむずかしい。
以上説明したように、本発明によれば使用者が
一枚の金属配線パターンで専用化するマスタース
ライスにおいて駆動用トランジスタを横切らない
で電源線と交差するように列間配線領域に埋め込
まれた例えばポリSiで形成した新規な配線と、列
方向に配列したセルとセルとの間の信号配線を自
由にするために行間配線領域に埋め込まれた例え
ばポリSiで形成した新規な配線とをもうけること
により、縦方向の配線が自由にでき、しかも回路
の実装密度が上り、高速に動作する各種の回路を
容易に実現できるマスタースライスICが特に困
難な製造技術を用いないで得られる卓越した効果
がある。
一枚の金属配線パターンで専用化するマスタース
ライスにおいて駆動用トランジスタを横切らない
で電源線と交差するように列間配線領域に埋め込
まれた例えばポリSiで形成した新規な配線と、列
方向に配列したセルとセルとの間の信号配線を自
由にするために行間配線領域に埋め込まれた例え
ばポリSiで形成した新規な配線とをもうけること
により、縦方向の配線が自由にでき、しかも回路
の実装密度が上り、高速に動作する各種の回路を
容易に実現できるマスタースライスICが特に困
難な製造技術を用いないで得られる卓越した効果
がある。
第１図はマスタスライスICのチツプのレイア
ウトを示す概念図、第２図は従来から知られてい
るセルの回路図、第３図は第２図を実現したセル
の実体配線マスク図、第４図は第３図の一部
Z1Z2Z3Z4の部分を切り欠きZ3の方向からみた斜視
断面図、第５図はランダムな論理回路の一例、第
６図は第５図の論理回路第１〜第４で示したマス
タスライスICを用いて構成するためのセルの割
当て図、第７図は本発明の一実施例を説明するた
めに第２図にならつて示した回路図、第８図は第
７図に示した回路を実現したマスクレイアウト図
の一実施例、をそれぞれ示す。 本発明によつて新設されたものは、第７図及び
第８図に例示した、列間配線領域に形成した列方
向配線H1―A1―H2，H3―A3―H4，H5―A5―
H6，……及び行間配線領域に形成した列方向配
線U1―1，U2―2，U3―3，U4―4，……
の２種の配線である。図中、他の主な記号はそれ
ぞれ次のものを示す。１……マスタースライス
ICのチツプ、２……配線領域、３……行間配線
領域、Cij……セル、Pi……ボンデイングパツド、
BAi……入出力バツフア、VDD，VSS……電源線及
びそのボンデイングパツト、Ti……駆動用MOS
トランジスタ、Di……負荷用MOSトランジスタ、
Li，Mi，Ni，Ei，Bi，Ai……コンタクト。
ウトを示す概念図、第２図は従来から知られてい
るセルの回路図、第３図は第２図を実現したセル
の実体配線マスク図、第４図は第３図の一部
Z1Z2Z3Z4の部分を切り欠きZ3の方向からみた斜視
断面図、第５図はランダムな論理回路の一例、第
６図は第５図の論理回路第１〜第４で示したマス
タスライスICを用いて構成するためのセルの割
当て図、第７図は本発明の一実施例を説明するた
めに第２図にならつて示した回路図、第８図は第
７図に示した回路を実現したマスクレイアウト図
の一実施例、をそれぞれ示す。 本発明によつて新設されたものは、第７図及び
第８図に例示した、列間配線領域に形成した列方
向配線H1―A1―H2，H3―A3―H4，H5―A5―
H6，……及び行間配線領域に形成した列方向配
線U1―1，U2―2，U3―3，U4―4，……
の２種の配線である。図中、他の主な記号はそれ
ぞれ次のものを示す。１……マスタースライス
ICのチツプ、２……配線領域、３……行間配線
領域、Cij……セル、Pi……ボンデイングパツド、
BAi……入出力バツフア、VDD，VSS……電源線及
びそのボンデイングパツト、Ti……駆動用MOS
トランジスタ、Di……負荷用MOSトランジスタ、
Li，Mi，Ni，Ei，Bi，Ai……コンタクト。
Claims (1)
- １ 同一のセルを２次元行列状に直線的に配置す
るに、各行間を区画する行間配線領域と各行間を
区画する列間配線領域とを設け、各列間配線領域
には各セルの列方向長さ相当の長さを有し少なく
ともその両端にはコンタクトを備えた列方向配線
を各セル毎に設け、又各行間配線領域には列方向
に隣接する各セル間を互いに連絡し少なくともそ
の両端にはコンタクトを備えた列方向配線を各セ
ル毎に設け一枚の金属配線パターンで専用化する
ことを特徴とするマスタースライス半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611878A JPS5582448A (en) | 1978-12-15 | 1978-12-15 | Master slice semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611878A JPS5582448A (en) | 1978-12-15 | 1978-12-15 | Master slice semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5582448A JPS5582448A (en) | 1980-06-21 |
| JPH0120536B2 true JPH0120536B2 (ja) | 1989-04-17 |
Family
ID=15620703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15611878A Granted JPS5582448A (en) | 1978-12-15 | 1978-12-15 | Master slice semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5582448A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843905B2 (ja) * | 1979-07-31 | 1983-09-29 | 富士通株式会社 | 半導体集積回路の製造方法 |
| JPS57186348A (en) * | 1981-05-11 | 1982-11-16 | Ricoh Co Ltd | Master sliced large-scale integrated circuit |
| JPS5858741A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | 集積回路装置 |
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5874052A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | マスタ−スライス半導体集積回路装置 |
| JPS594138A (ja) * | 1982-06-30 | 1984-01-10 | Nec Corp | マスタスライス集積回路装置 |
| US4511914A (en) * | 1982-07-01 | 1985-04-16 | Motorola, Inc. | Power bus routing for providing noise isolation in gate arrays |
| US4737836A (en) * | 1983-12-30 | 1988-04-12 | International Business Machines Corporation | VLSI integrated circuit having parallel bonding areas |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134385A (ja) * | 1974-04-09 | 1975-10-24 |
-
1978
- 1978-12-15 JP JP15611878A patent/JPS5582448A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134385A (ja) * | 1974-04-09 | 1975-10-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5582448A (en) | 1980-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100433025B1 (ko) | 반도체장치,반도체집적회로장치,플립플롭회로,배타적논리합회로,멀티플렉서및가산기 | |
| US6271548B1 (en) | Master slice LSI and layout method for the same | |
| KR0142570B1 (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
| JPH0520910B2 (ja) | ||
| EP0074825B2 (en) | Manufacture of integrated circuits by masterslice methods | |
| JPH0516188B2 (ja) | ||
| JPS6361778B2 (ja) | ||
| EP0127100B1 (en) | Semiconductor integrated circuit device | |
| JPH0480538B2 (ja) | ||
| JPH0434309B2 (ja) | ||
| JPH0120536B2 (ja) | ||
| JPH0252428B2 (ja) | ||
| JP3289999B2 (ja) | 半導体集積回路 | |
| JPS6210023B2 (ja) | ||
| JPH0434307B2 (ja) | ||
| JPH0371789B2 (ja) | ||
| JPS5851538A (ja) | 半導体集積回路装置 | |
| JP3268690B2 (ja) | 半導体集積回路装置 | |
| JPH0542823B2 (ja) | ||
| US20030049891A1 (en) | Utilization of MACRO power routing area for buffer insertion | |
| JP2693920B2 (ja) | 半導体集積回路装置 | |
| JPS635902B2 (ja) | ||
| JPH0329187B2 (ja) | ||
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| JPS61199647A (ja) | 半導体集積回路装置 |