JPS6210023B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体微細化加工に供す半導体装置
に関するものである。 〔発明の技術的背景〕 ところで最近の半導体集積回路装置において
は、その集積度がかなり向上し、１チツプ当り数
千素子以上組み込める大規模集積回路装置
（Large SCale Integrated Circuit；以下LSIと略
す。）を提供できるに至つている。 一般にそれらLSIを設計するに当たつては、配
線のチエツクを容易にするため、またマスクパタ
ーン設計を電子計算機の自動設計（Computer
Aided Design；以下CADと略す。）によるため、
そしてまた電算機処理時間を考慮するためビルデ
イングブロツク方式（以下Ｂ・Ｂ方式と略す。）
が採用される。 Ｂ・Ｂ方式とは、１チツプ内に数十ないし数百
種類の論理機能をもつブロツク（ユニツトセル）
を横（又は縦）方向に多数個連接配置した論理機
能ブロツク段を縦（又は横）方向の所定間隔を隔
てて数段に配列し、各ブロツク段間で各ブロツク
の入出力端子を相互配線接続するものである。 それら周知LSIの態様を第１図の半導体集積回
路装置平面図と、第２図のその要部論理解釈図を
用いて説明すれば、次の如きとなる。 すなわち半導体基体１に例えば3NOR回路を備
えるブロツク２、2NAND回路を備えるブロツク
３、3NAND回路を備えるブロツク４、フリツプ
フロツプ回路を備えるブロツク５、その他種々の
論理機能を備えるブロツク６，７，８，９を用意
させ、それぞれのブロツクを接続して所望の機能
を持つ回路システムを得るものである。 例えば第２図に示す回路構成の如きのシステム
を形成するならば、3NOR回路(2)〓を備えるブロツ
ク２の入力端子２ａに、2NAND回路(3)〓を備える
ブロツク３の出力端子３ｃを接続し、入力端子２
ｂには3NAND回路(4)〓を備えるブロツク４の出力
端子４ｄを入力する。そして入力端子２ｃには、
フリツプフロツプ回路(5)〓を備えるブロツク５の出
力５ｂを接続することにより得られる。 それらブロツクの入出力端子の相互接続は、集
積化を考慮して横方向すなわちＸ方向配線群１０
をアルミニウム配線により行い、縦方向すなわち
Ｙ方向配線群１１を多結晶シリコン配線により行
う２層配線構造とした。そしてそれらＸ方向のア
ルミニウム配線、Ｙ方向の多結晶シリコン配線
は、その配線抵抗を極力小さく、且つその配線パ
ターンをできるだけ簡略化して形成する。 このように、あらかじめ各ブロツクを用意して
おいてそれら各ブロツクの配線を行う事は、素子
数の増加や、装置の微細化をかなり考慮できる高
密度LSIの提供を可能にした。 〔背景技術の問題点〕 しかしながら、それらLSIを更に微細化するに
当たつては以下のような問題点を提出した。 すなわち、それらＸ方向、Ｙ方向の配線群を形
成するに当たつては、その配線電気抵抗や、信号
伝播遅延時間を考慮する必要があるので、それら
配線寸法に限界が生じた。 すなわち、その態様拡大図を第３図に示したよ
うに、Ｘ方向配線群１０のアルミニウム配線は、
アルミ切れを防止する意味で、最小８ミクロンの
幅を必要とした。 またアルミニウム配線相互間の寸法Ｂもそれら
各配線間の短絡を防止する意味で最低８ミクロン
の値を必要とした。 そしてまた、Ｙ方向配線群１１の多結晶シリコ
ン配線とのコンタクト部分１２においては、コン
タクトマスクズレを考慮して、そのアルミ配線の
幅Ｅを片側Ｃの寸法として、４ミクロン必要とし
た。 よつて、それらコンタクト部分１２を有する配
線部分においては、その配線相互間の寸法Ｄは、
Ｂ＋Ｃの値となり、12ミクロンとなつてしまつ
た。 よつて、これら限界値寸法により形成した周知
LSIの配線部は、ブロツク部との面積比で考える
と、その比を通常３：２〜５：２としてしまつ
た。この値から理解できるように、高密度化を考
慮したＢ・Ｂ方式によるLSIにおいは、その配線
部の占める面積が半分以上となるので、配線部に
おけるマスクパターンの配置をかなり綿密に考慮
する必要があつた。 〔発明の目的〕 本発明は上記問題点を鑑みた半導体装置に関す
るものであり、その目的とするところは、半導体
装置の配線占有面積をかなり縮小化できる半導体
装置を提供するものである。 またその第２の目的とするところは、配線マス
クパターンの設計をCADにより単時間処理でき
る半導体装置を提供するものである。 〔発明の概要〕 本発明によれば、種々の論理機能を備える複数
のブロツクを半導体基体内に横（又は縦）方向に
連接配置するとともに縦（又は横）方向に所定間
隔を隔てて配設された多数の論理機能ブロツク段
と、各ブロツク段間で各ブロツクの入出力端子を
相互接続する縦・横の配線群とからなり、該縦又
は横の配線群の少くとも一方を、半導体基体内に
形成する配線層と半導体基体上に形成する配線層
とで構成したことを特徴とする半導体装置を提供
するものである。 〔発明の実施例〕 では上記本発明の目的をよりよく理解するため
に第４図、第５図を参照しながら本発明の一実施
例を説明する。 第４図は本発明Ｂ・Ｂ方式により製造した半導
体集積回路装置の平面図を示すものである。尚、
第４図に示す装置は第１図に示したブロツク配置
を本発明により形成したもので、各部同一名称の
ものについては、同符号を附した。 第４図において、半導体基体１は種々の論理機
能を持つ複数の論理ブロツク２〜９を備える。そ
れら論理ブロツクは、横方向すなわちＸ方向に連
接配置され、更に縦方向すなわちＹ方向に所定間
隔を隔てて多数段配列される。ここではＸ方向に
２列配列とした。 この装置に組み込まれるブロツクの種類と個数
は、その得ようとする装置のシステム機能によつ
て選ばれ、例えば電子式卓上計算機用LSIにおい
て、フリツプフロツプ回路は、RST―Ｆ・Ｆを
そのセツト数、リセツト数の違いにより種類を分
けると、約数10種となり、NAND回路、AND回
路、NOR回路、OR回路等の各種ゲート回路も、
そのゲート数を違えると、それぞれ約数10種とな
る。またレジスタ、全加減算回路、バツフア回路
等もそれぞれブロツク化して、数種類形成する。
尚ゲート回路については、NAND／NOR回路等
の復合ゲート回路も形成する。これらブロツク数
は、総合すると約十〜数百種類となる。 第４図に示す例においては、3NOR回路をブロ
ツク２に形成し、2NAND回路をブロツク３に形
成する。また3NAND回路をブロツク４に、フリ
ツプフロツプ回路をブロツク５に形成する。そし
て、それぞれ3NOR回路ブロツク２の入力２ａに
は2NAND回路ブロツク３の出力３ｃを接続し、
入力２ｂには3NAND回路ブロツク４の出力４ｄ
を接続する。入力２ｃには、フリツプフロツプ回
路ブロツク５の出力５ｂを接続したものである。
そしてブロツク４の入力４ａ，４ｂ，４ｃ、ブロ
ツク３の入力端子３ａ，３ｂ、ブロツク５の入力
端子５ａにそれぞれ、任意の入力信号を印加し
て、それぞれのブロツクの出力３ｃ，４ｄ，５ｂ
をブロツク２の入力２ａ，２ｂ，２ｃで受けて、
その3NOR回路出力２ｄを出力するように成した
ものである。 この時、各ブロツクの入出力端子の相互配線接
続は、各ブロツク段間の領域において、各ブロツ
クの入出力端子に接続される縦方向すなわちＹ方
向の配線群１１と、それら配線群１１相互間を接
続する横方向すなわちＸ方向の配線群１３とによ
り行われる。そしてＹ方向の配線群１１は多結晶
シリコン配線層の１層により形成し、Ｘ方向の配
線群１３は半導体基体上に形成するアルミニウム
配線層１３ａと半導体基体内に選択拡散により形
成する拡散配線層１３ｂの２層構造により形成す
る。 各ブロツク２〜９の入出力端子間の相互配線接
続に当つては、Ｘ方向配線群１３のアルミニウム
配線層１３ａと拡散配線層１３ｂとを所定関係に
配置し、所定のＹ方向配線群１１と接続してな
る。例えば、Ｙ方向配線群１１のうち、例えばブ
ロツク２の入力端子２ｂに接続する配線１１_2bと
ブロツク４の出力端子４ｄに接続される配線１１
_4dとはアルミニウム配線層１３ａからなるＸ方向
配線により相互接続し、Ｙ方向配線群１１のう
ち、ブロツク２の入力端子２ａに接続する配線１
１_2aとブロツク３の出力端子３ｃに接続する配線
１１_3cとは、拡散配線層１３ｂからなるＸ方向配
線により相互接続するそれぞれ、Ｘ方向配線群１
３と、Ｙ方向配線群１１とは、相互配線キヤパシ
タンスを最大限考慮して形成される。 配線部の占める面積の最小化を考慮した最良配
線配置は、Ｘ方向配線群１３のアルミニウム配線
層１３ａと拡散配線層１３ｂとを互い違いに、且
つ重ならないように、段違いに形成することであ
る。 すなわち、第５図の本発明配線要部図に示す如
くに、多結晶シリコンからＹ方向配線群配線１
１、Ｘ方向配線群１３のアルミニウム配線層１３
ａは、その配線キヤパシタを十分に考慮した寸法
にて形成し、その配線相互間も、それら配線の短
絡を防止できる最小寸法にて形成する。 そして、Ｘ方向配線群１３の配置に当つては、
アルミニウム配線層１３ａ相互間に、選択拡散に
より形成した拡散配線層１３ｂを配置する。この
拡散配線層１３ｂは、アルミニウム配線層１３ａ
との相互キヤパシタンスを最大限に考慮する意味
で、アルミニウム配線とは重ならないように、基
板内に拡散により段違いに形成したものである。 そうすることにより、相互配線キヤパシタンス
を考慮した上で、例えば今まで10本のアルミニウ
ム配線を行つていた横方向配線の半分を拡散配線
に変換できたので、またその拡散配線は、それら
アルミニウム配線間に形成するものなのでアルミ
ニウム配線は、５本除去できた。よつて配線占有
面積を約半分減小できたものである。 以上本発明の一実施例を装置平面図をもつて説
明した。次に本発明における論理機能ブロツク段
間の配線の製造プロセスを第６図Ａ〜Ｆに示す製
造プロセス図をもつて説明する。 尚、これら配線部は、ブロツク部に形成せられ
る各半導体素子の形成プロセスに併用しても形成
できるものである。 第６図Ａ〜Ｆに示す製造プロセスにおいて、ま
ずＮ型半導体基体２１に選択拡散配線領域２２，
２３を形成する。領域２２と領域２３の間隔はそ
の間隔中に後のプロセスで形成せられるアルミニ
ウム配線を十分設置できる間隔（例えば、少なく
とも８ミクロン以上。）であることが望ましい。
次にフイールド酸化膜２４を装置全体に形成し、
後で形成する多結晶シリコン配線３０ａと、拡散
配線領域２３とのコンタクトを取る部分２５と、
後のプロセスにて拡散配線領域３１を形成する部
分２６を、選択エツチングにより除去する。次に
Ｂ図に示すごとくフイールド酸化膜２４よりその
厚さを小とする熱酸化膜２７をその開口部２５，
２６に形成する。次にＣ図に示す如く、拡散配線
領域２３とのコンタクト部分２８と、開口部２９
を酸化膜２７をエツチング除去して形成する。こ
の時、その開口部２８，２９はその酸化膜の厚さ
が薄いので精密に穴開けを行う事ができ、開口部
２９においては、酸化膜２９ａが残る。次にそれ
ら装置全面に多結晶シリコン層を被着し、多結晶
シリコン配線３０ａ，３０ｂを形成する。この
時、多結晶シリコン配線３０ｂにおいては、その
端部を薄い酸化膜２９ａの端部より微小寸法の間
隔をあける（図示しない。）。次に多結晶シリコン
配線以外の薄い酸化膜２９ａを除去する（図示し
ない。）。次に装置を不純物酸化雰囲気中に載置す
ることにより、Ｄ図に示す如く、多結晶シリコン
配線３０ａ，３０ｂに導電性を持たせると共に、
また拡散配線領域３１を形成する。この時拡散配
線領域３１は配線３０ｂと、領域３１のコンタク
トを同時に行うことから、不純物拡散深さを３１
ａを浅くしてしまうが、電気的な問題はない。 ただ、領域３１を形成するに当たつて、多結晶
シリコン配線３０ｂの先端に酸化膜を残すと、浅
い領域３１ａと、領域３１ｂの間にピンチ・オフ
領域を作つてしまうので、前記した多結晶シリコ
ン配線３０ｂの形成に当たつて、その先端を、薄
い酸化膜２９ａの先端より隔すことはそれなりの
効果がある。 次にＥ図の如く、装置全面に絶縁膜３２を形成
する。そして次にＦ図に示す如く、多結晶シリコ
ン層３０ａにアルミニウム配線を接続する点にコ
ンタクト用の穴を設けて、アルミニウム配線３３
を形成して装置の配線は完成する。 以上本述のＸ方向配線群がアルミニウム配線層
と拡散配線層との２層構造からなるものでは、従
来のＸ方向配線群がアルミニウム配線のみからな
るものに比べて面積縮小化を約50パーセント考慮
できたものである。 以上の一実施例は、Ｙ方向配線群１１を多結晶
シリコン配線により行い、Ｘ方向配線群１３をア
ルミニウム配線層１３ａと拡散配線層１３ｂの２
層構造にしたものであるが、第７図に示すごとき
に、Ｙ方向配線群１５をアルミニウム配線により
行い、Ｘ方向配線群１６を多結晶シリコン配線層
１６ａと拡散配線層１６ｂにより行つても、その
製造プロセス数、配線方式の効果は全く変わらな
い。 尚、第７図の他の実施例によつた場合、コンタ
クト１８は、Ｙ方向配線群１５のアルミニウム配
線とＸ方向配線群１６の拡散配線層１６ｂのコン
タクトとなり、コンタクト１９はアルミニウム配
線１５とＸ方向配線群１６の多結晶シリコン配線
層１６ａとのコンタクトとなる。 〔発明の効果〕 以上本発明によれば、配線部の面積縮小化を実
現できた半導体装置を提供できたものである。そ
して、その特徴とするところは、Ｂ・Ｂ方式によ
る配線部において、特にそのＸ方向配線群を半導
体基体内に形成する拡散配線層と半導体基体上に
形成するアルミニウムまたは多結晶シリコン配線
層の２層構造にし、そして必要最小限寸法にて形
成したアルミニウム配線または多結晶シリコン配
線層を配置し、その配線層間に拡散配線層を配置
するため、その配線部の面積を約半分とすること
ができたものである。 例えばそれは第８図Ａに示すごときのチツプ角
3.2mm×3.2mmの大きさのLSIペレツトを、本発明
配線方式によれば、Ｂ図に示すごとくに、チツプ
角を3.2mm×3.2mmとすることができたものであ
る。これは面積的にみても、従来10.24mm²とした
ものを7.68mm²の面積にできたものであり、25パー
セントもの縮限ができたものである。この縮限値
は装置の歩留まり向上やコスト低減化に大きな貢
献を果たすものである。 又、例えばＸ方向配線群が２層構造になつて
も、その配線設計時間は従来配線設計時間と変わ
らない。なぜかなれば、それは第９図に示すよう
に、点Ｑと点Ｒ間を配線するにあたつてその配線
方向をＸ軸方向と、Ｙ軸方向の筆跡のみとし、Ｙ
軸方向配線群を例えば多結晶シリコン配線層にて
形成し、Ｘ軸方向配線群のうち奇数レベルＱ〓を例
えば、アルミニウム配線層で形成し、偶数レベル
Ｒ〓を拡散配線層で形成するように成したものであ
る。 この場合、Ｙ方向配線群の各ピツチは、約半分
とするる２層配線とすることができた。 このように本発明によつた場合でも、配線パタ
ーンは従来と同じに１括筆記されるので設計自由
度は同じである。また同じ設計自由度でありなが
ら配線面積を半分に縮小化できたものである。 よつて１時間当り数10万円の維持費を要する電
算機の処理時間を従来と同じ時間で処理できたも
のである。 以上本発明によれば半導体微細化加工に供され
る半導体装置を提供できた。 尚本発明はここに特定の実施例を開示したが、
請求範囲において同じ分野の人々によつて考えう
る種々の修正や、変更を加え得ることは勿論であ
る。

【図面の簡単な説明】

第１図はＢ・Ｂ方式による２層配線構造の従来
半導体装置の平面図、第２図はＢ・Ｂ方式による
半導体装置の論理システムの１部解釈図、第３図
は第１図に示す半導体装置の配線部拡大図、第４
図は本発明を利用した半導体装置の実施例を示す
平面図、第５図は第４図に示す半導体装置の配線
部要部拡大図、第６図は本発明を実際の装置とし
て形成する場合のプロセス図、第７図は本発明を
利用した半導体装置の他の実施例を示す平面図、
第８図Ａは従来の半導体装置の大きさを表わす平
面図、Ｂは本発明の半導体装置の大きさを表わす
平面図、第９図は本発明の半導体装置の配線部を
自動設計により設計した配線パターン図である。 １……半導体基体、２〜９……ブロツク、１
０，１３，１６……横方向（Ｘ方向）配線群、１
１，１５……縦方向（Ｙ方向）配線群、１３ａ…
…アルミニウム配線層、１３ｂ，１６ｂ……拡散
配線層、１６ａ……多給晶シリコン配線層。

Claims (1)

【特許請求の範囲】
1. １ 各種論理機能ブロツクを半導体基体内に横
   （又は縦）方向に連接配置するとともに縦（又は
   横）方向に所定間隔を隔てて配置された多数の論
   理機能ブロツク段と、各ブロツク段間で各ブロツ
   クの入出力端子を相互接続する縦・横の配線群と
   からなる半導体装置において、前記縦又は横の配
   線群の少なくとも一方が、半導体基体内に形成さ
   れる配線層と半導体基体上に形成される配線層と
   で構成されてなることを特徴とする半導体装置。