JPH02172258A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に回路変更に対処し
易くした半導体集積回路に関する。

〔従来の技術〕

従来の半導体集積回路は、特開昭５７−１９０３４３号
公報に記載のように予め予備の回路素子を配置しておき
、該予備回路相互間を配線させるもので、回路変更時に
、その予備回路及び配線パターンを利用するものである
。以下詳細について第１図を用いて説明する。

第１図において、半導体チップ１には、行列上に複数の
小さな回路素子（以下、「セル」という）が配列されて
いる。セルはトランジスタ、抵抗。

コンデンサ等の基本回路素子を１個あるいは複数個組み
合わせたものである。また、セル２の各々の大きさや種
類は必ずしも一様ではない。

セル２には、信号の出入り口となるセル端子３゜４が複
数個設けられており、これらは拡散層に存在する。セル
２が位置する領域には、セル２同志を配線する為の配線
領域９が格子上に設けられている。

配線領域９は、横方向配線用の第１層配線８と。

セル端子３，４に接続をする縦方向用の拡散層配線６を
有しており、第１Ｎ配線８と拡散層配線６とはスルーホ
ール７で接続されている。さらに、第１暦配線８は、縦
方向用第２層配線１０にスルーホール１１を用いて接続
されている。

このようなチップ上に配列したセルを相互に接続し、目
的の論理回路を実現するスタンダードセル方式ＬＳＩに
おいては、予め予備セル５をチップ上に配置しておくこ
とで、回路変更を予備回路とその配線パターンで行なっ
ていた。しかし１本方法では、拡散層配線６αのみを用
いてセル端子。

３α〜３ｅ間を接続した部分については回路変更は困難
となる。つまり回路変更をすると、拡散層配線６αの変
更が必要となり、拡散層の作り直しが発生する為、ＬＳ
Ｉ作成期間及び費用は多大なものとなる。

〔発明が解決しようとする課題〕

ＬＳＩはその製作工程面から見ると、大きく分けて、拡
散工程と配線工程とに分けることが出来る。拡散工程で
は、所望の論理回路を構成する為に予め設けられた標準
的なセルを組合わせて、論理規模に応じて複数配列し、
ウェハの拡散を行なう。次に、配線工程で前記セル間の
相互配線用マスクを作成し、前記拡散工程を終了したチ
ップ上に配線用パターンを形成する。

ＬＳＩの製作上問題となるのは、以下の点である。すな
わち、ＬＳＩは論理規模が大きいため、その開発期間中
あるいはそれ以降の時点における回路変更が避けがたい
ものであるという点である。

また一方では５製作時の歩留まりの関係から、例えば、
配線工程に移ったＬＳＩに対して、やむを得ない回路変
更が必要となった場合、その変更が、たとえ１個のセル
端子上のスルーホール追加であっても、拡散層の変更が
必要となることがあった。

従って、Ｉ２作工程を前記拡散工程に戻ってやり直さな
ければならず、結果としてＬＳＩの開発工数の増大をも
たらすという問題があった。

〔課題を解決するための手段〕

上記目的を達成するために、半導体チップ上に配列した
多数の回路素子を相互に接続したＬＳＩにおいて、全て
のセル端子間の配線に、例外無く金属層を含ませること
としたものである。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第２図は本発明の一実施例であるＬＳＩの構成の概要を
示すものであり、第１図と同じ構成要素には同じ符号を
付している。

本実施例に示したＬＳＩと第１図に示したＬＳＩとの相
異は、本実施例のＬＳＩにおいては、セル２へのセル端
子３σと、セル２のセル端子３１が、同一拡散層配線で
接続されない位置にセル端子３α、３ｅを配置している
点である。つまり、チップ上のＸ方向の座標位置がセル
端子３α。

３ｂで不一致であればよい。あるいは、配線パターンは
冗長となるがＸ方向座標位置が一致していても第１層配
線パターンを必ず作成する方法も容易に考えられる。い
ずれにしても、拡散層のみの配線を作らないことである
。すなわち、全ての配線はそのどこかに必ず第２Ｍ配線
あるいは第１層配線を引き出し可能な点を含む。

本実施例においては、ＬＳＩについて上述の如く配線中
に必ず金属層配線を含んでいるため、回路変更について
変更作業が前記配線工程のやり直しだけで済ませること
が可能となり、結果としてＬＳＩの開発期間を大幅に短
縮することができる。

上記実施例においては、配線領域９に形成される配線層
数を２Ｍとしたが、これは３Ｍ以上としても差支えない
。

また本発明は特にスタンダードセル方式により設計され
るＬＳＩに特に有効であるが、必ずしもこれに限るもの
ではない。

〔発明の効果〕

以上述べた如く１本発明によれば、ＬＳＩ製作時に予備
の配線を設けて、全てのセルに対して配線層の変更のみ
で接続するようにしたので、製作の途中で回路変更が生
じた場合でも、配線工程のやり直しのみで回路変更がで
きるので、開発工数の増大を抑えることができる。

【図面の簡単な説明】

第１図は従来のＬＳＩの構成の概要を示す図、第２図は
本発明の一実施例を示すＬＳＩの構成を示す図である。 １・・・半導体チップ、 ２．２α・・・セル。 ３〜４及び３α〜３ｂ・・・セル端子、５・・・予備回
路素子。 ６，６（Ｌ・・・拡散層配線、 ７．１１・・・スルーホール、 ８．８α・・・第１Ｎ配線、 ９・・配線領域。 １ｏ・・第２層配線。

Claims (1)

【特許請求の範囲】
1. １、半導体チップ上に配列した多数の回路素子を相互に
   接続した半導体集積回路において、回路素子相互間の接
   続が、拡散層のみの配線パターンで構成されない様に、
   少なくとも配線パターンの一部が金属層と接続している
   か、予備の金属層の配線パターンを設けることを特徴と
   する半導体集積回路。