JP2745561B2 - ゲートアレイｌｓｉの製造方法 - Google Patents
ゲートアレイｌｓｉの製造方法Info
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- JP2745561B2 JP2745561B2 JP23700288A JP23700288A JP2745561B2 JP 2745561 B2 JP2745561 B2 JP 2745561B2 JP 23700288 A JP23700288 A JP 23700288A JP 23700288 A JP23700288 A JP 23700288A JP 2745561 B2 JP2745561 B2 JP 2745561B2
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- hole
- array lsi
- holes
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- 238000000034 method Methods 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000206 photolithography Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
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- 239000004065 semiconductor Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイLSIの製造技術に関し、特にコ
ンタクトホールとスルーホール形成時の光リソグラフィ
技術に関する。
ンタクトホールとスルーホール形成時の光リソグラフィ
技術に関する。
従来、ゲートアレイLSIは回路機能毎に個別にLSIを製
造する手間を省くため、トランジスタ等の素子の形成を
完了するまでの製造工程を下地工程として共通化し、そ
の後の配線部の形成工程のみを回路機能に応じて変化さ
せて対応するもので、このようにすることで回路機能の
異なる多品種のLSIの製造に際しても、配線工程の中の
コンタクトホール形成工程と配線パターン形成工程とさ
らに多層配線層を有する製品ではスルーホール形成工程
等に於ける各々の光リソグラフィ工程で使用するマスク
を品種に対応して変更するのみとなり、当該製品の製造
を受け持つLSI工場の製造効率を向上させることが可能
であった。
造する手間を省くため、トランジスタ等の素子の形成を
完了するまでの製造工程を下地工程として共通化し、そ
の後の配線部の形成工程のみを回路機能に応じて変化さ
せて対応するもので、このようにすることで回路機能の
異なる多品種のLSIの製造に際しても、配線工程の中の
コンタクトホール形成工程と配線パターン形成工程とさ
らに多層配線層を有する製品ではスルーホール形成工程
等に於ける各々の光リソグラフィ工程で使用するマスク
を品種に対応して変更するのみとなり、当該製品の製造
を受け持つLSI工場の製造効率を向上させることが可能
であった。
上述した従来のゲートアレイLSIの持つ目的に対し、
近年LSI集積度の大規模化の要求が強まるにつれマスク
パターン寸法の微細化が進み、LSI製造時の光リソグラ
フィ工程でのマスクパターンの露光方式がコンタクト露
光方式から縮小投影露光方式に移り替ってきたため、以
前のコンタクト露光方式ではそれほど問題とならなかっ
たマスク交換時のアライメント作業の手間が縮小投影露
光方式ではパイロット露光作業を含めて非常に大きな比
重を占めるようになったことから、先のゲートアレイLS
Iに於てもその配線工程でのマスク交換の多発が生産効
率の維持の妨げとなる傾向が明瞭となってきている。し
かもゲートアレイLSIの各種電子装置への普及が進むに
つれ、１つゲートアレイ品種に要求させる製造数量が減
少傾向にあり、配線工程の製造ロットの多品種小量化が
急速に進行しているため、ゲートアレイLSIの製造を受
け持つLSI工場の量産性や製造コストの向上に対して重
大な問題となってきている。
近年LSI集積度の大規模化の要求が強まるにつれマスク
パターン寸法の微細化が進み、LSI製造時の光リソグラ
フィ工程でのマスクパターンの露光方式がコンタクト露
光方式から縮小投影露光方式に移り替ってきたため、以
前のコンタクト露光方式ではそれほど問題とならなかっ
たマスク交換時のアライメント作業の手間が縮小投影露
光方式ではパイロット露光作業を含めて非常に大きな比
重を占めるようになったことから、先のゲートアレイLS
Iに於てもその配線工程でのマスク交換の多発が生産効
率の維持の妨げとなる傾向が明瞭となってきている。し
かもゲートアレイLSIの各種電子装置への普及が進むに
つれ、１つゲートアレイ品種に要求させる製造数量が減
少傾向にあり、配線工程の製造ロットの多品種小量化が
急速に進行しているため、ゲートアレイLSIの製造を受
け持つLSI工場の量産性や製造コストの向上に対して重
大な問題となってきている。
本発明のゲートアレイLSIの製造方法はその配線工程
の中のコンタクトホール形成工程又はスルーホール形成
工程又はコンタクトホール形成工程とスルーホール形成
工程の両者に於て、前記ゲートアレイLSI上に形成する
ことが許容される全てのコンタクトホール又はスルーホ
ールを描いたマスクと、回路機能の実現上必要なコンタ
クトホール又はスルーホール以外がぬりつぶされるよう
に描いたマスクとを重ね合せて露光する光リソグラフィ
工程を有している。
の中のコンタクトホール形成工程又はスルーホール形成
工程又はコンタクトホール形成工程とスルーホール形成
工程の両者に於て、前記ゲートアレイLSI上に形成する
ことが許容される全てのコンタクトホール又はスルーホ
ールを描いたマスクと、回路機能の実現上必要なコンタ
クトホール又はスルーホール以外がぬりつぶされるよう
に描いたマスクとを重ね合せて露光する光リソグラフィ
工程を有している。
すなわち、本発明は配線工程のうちコンタクトホール
形成工程とスルーホール形成工程についてはその光リソ
グラフィ工程で使用するマスクを各工程とも２枚づつと
し、その１枚にはコンタクトホール又はスルーホールを
形成可能な全ての数描き、他の１枚には品種に対応して
必要な箇所のみを寸法に余裕を持たせて描き、それら両
マスクを組み合せて当該品種のコンタクトホール又はス
ルーホールの完全なマスクパターンを得るものであり、
以上の２枚のマスクのうち全数の描かれたマスクを縮小
投影露光装置に必要な期間据え付けたままにしておき他
の１枚を品種に応じて交換している。
形成工程とスルーホール形成工程についてはその光リソ
グラフィ工程で使用するマスクを各工程とも２枚づつと
し、その１枚にはコンタクトホール又はスルーホールを
形成可能な全ての数描き、他の１枚には品種に対応して
必要な箇所のみを寸法に余裕を持たせて描き、それら両
マスクを組み合せて当該品種のコンタクトホール又はス
ルーホールの完全なマスクパターンを得るものであり、
以上の２枚のマスクのうち全数の描かれたマスクを縮小
投影露光装置に必要な期間据え付けたままにしておき他
の１枚を品種に応じて交換している。
次に、本発明について図面を参照して説明する。第１
図は本発明の第１の実施例を示すマスクパターン図であ
り、図中（ａ）は対象のゲートアレイLSIの下地パター
ンに対して形成可能なコンタクトホールの全てを必要な
寸法精度で描いたマスクパターン図、図中（ｂ）は実現
すべき回路機能に必要なコンタクトホール部分のみを描
いたマスクパターン図、図中（ｃ）は前記両者を重ね合
せて得られるものと等価なマスクパターン図である。こ
の図中の斜線部分は不透明であり、その他は透明である
ものとする。図中（ｂ）は必要なコンタクトホール部分
以外をぬりつぶして不透明にしたもので、透明部分の寸
法を図中（ａ）に比べて隣接するコンタクトホールに影
響を及ぼさない範囲で大きめに描いておいても図中
（ａ）と重ね合せた時に得られるパターンは図中（ｃ）
と同等である。一般に微細な回路パターンの描かれたマ
スクを縮小投影露光装置によって半導体基板上へパター
ン転写する場合、それ以前の工程で造られた半導体基板
上の回路パターンとの位置整合をとるためのマスクアラ
イメント作業には相当な精度が要求されるため、その作
業には無視することのできない時間と手間が必要とな
る。ところがゲートアレイLSIの製造に於ては共通のパ
ターンの下地を用いて、配線形成工程のマスクパターン
のみを回路機能に応じて変更すればよいから、共通下地
を用いる間は回路機能が異なっても特にコンタクトホー
ルについては図中（ａ）のマスクは変更する必要が生じ
ない。さらに図中（ｂ）のマスクはその寸法を相当に粗
く描いたものでも問題とならないため、図中（ａ）のマ
スクを該当する下地の使用期間中は縮小投影露光装置内
に固定しておくことによりマスクアライメント作業を最
初の製品に対して行っておくと、同一の下地を使用する
限り、２番目以降の製品に対してはマスクアライメント
作業を伴わない図中（ｂ）のマスク変更のみで済ませる
ことが可能となる。これは図中（ｂ）のマスクを図中
（ｂ）のマスクと重ね合せることは一般的な精密機械の
自動位置合せ機構の精度で十分間に合うからである。従
ってゲートアレイLSIの配線形成工程では第１図（ａ）
と（ｂ）のマスクを用意することでコンタクトホールの
光リソグラフィ工程のマスク露光作業に於けるマスクア
ライメント作業を省略することが可能となり、これはス
ルーホールの光リソグラフィ工程でも同様である。
図は本発明の第１の実施例を示すマスクパターン図であ
り、図中（ａ）は対象のゲートアレイLSIの下地パター
ンに対して形成可能なコンタクトホールの全てを必要な
寸法精度で描いたマスクパターン図、図中（ｂ）は実現
すべき回路機能に必要なコンタクトホール部分のみを描
いたマスクパターン図、図中（ｃ）は前記両者を重ね合
せて得られるものと等価なマスクパターン図である。こ
の図中の斜線部分は不透明であり、その他は透明である
ものとする。図中（ｂ）は必要なコンタクトホール部分
以外をぬりつぶして不透明にしたもので、透明部分の寸
法を図中（ａ）に比べて隣接するコンタクトホールに影
響を及ぼさない範囲で大きめに描いておいても図中
（ａ）と重ね合せた時に得られるパターンは図中（ｃ）
と同等である。一般に微細な回路パターンの描かれたマ
スクを縮小投影露光装置によって半導体基板上へパター
ン転写する場合、それ以前の工程で造られた半導体基板
上の回路パターンとの位置整合をとるためのマスクアラ
イメント作業には相当な精度が要求されるため、その作
業には無視することのできない時間と手間が必要とな
る。ところがゲートアレイLSIの製造に於ては共通のパ
ターンの下地を用いて、配線形成工程のマスクパターン
のみを回路機能に応じて変更すればよいから、共通下地
を用いる間は回路機能が異なっても特にコンタクトホー
ルについては図中（ａ）のマスクは変更する必要が生じ
ない。さらに図中（ｂ）のマスクはその寸法を相当に粗
く描いたものでも問題とならないため、図中（ａ）のマ
スクを該当する下地の使用期間中は縮小投影露光装置内
に固定しておくことによりマスクアライメント作業を最
初の製品に対して行っておくと、同一の下地を使用する
限り、２番目以降の製品に対してはマスクアライメント
作業を伴わない図中（ｂ）のマスク変更のみで済ませる
ことが可能となる。これは図中（ｂ）のマスクを図中
（ｂ）のマスクと重ね合せることは一般的な精密機械の
自動位置合せ機構の精度で十分間に合うからである。従
ってゲートアレイLSIの配線形成工程では第１図（ａ）
と（ｂ）のマスクを用意することでコンタクトホールの
光リソグラフィ工程のマスク露光作業に於けるマスクア
ライメント作業を省略することが可能となり、これはス
ルーホールの光リソグラフィ工程でも同様である。
第２図は本発明の第２の実施例を示すマスクパターン
図であり、図中（ａ）は第１図と同様、図中（ｂ）は実
現すべき回路機能に不要なコンタクトホール部分のみに
不透明部分を限定して描いたマスクパターン図、図中
（ｃ）は第１図と同様である。本実施例は第１の実施例
に比し、図中（ｂ）のマスクパターンの描き方の透明部
分と不透明部分面積を反転させたものであり、その機能
は全く同等である。尚、図中（ｂ）のマスクパターンの
描き方は透明部分と不透明部分の比率を変更することに
より何通りにも変化させることが可能である。
図であり、図中（ａ）は第１図と同様、図中（ｂ）は実
現すべき回路機能に不要なコンタクトホール部分のみに
不透明部分を限定して描いたマスクパターン図、図中
（ｃ）は第１図と同様である。本実施例は第１の実施例
に比し、図中（ｂ）のマスクパターンの描き方の透明部
分と不透明部分面積を反転させたものであり、その機能
は全く同等である。尚、図中（ｂ）のマスクパターンの
描き方は透明部分と不透明部分の比率を変更することに
より何通りにも変化させることが可能である。
以上説明したように本発明は、ゲートアレイLSIの配
線形成の際のコンタクトホール又はスルーホールの形成
工程に於て、その光リソグラフィ工程で使用する回路パ
ターンマスクとして下地のパターン構成上許容される全
てのコンタクトホール又はスルーホールを描いたマスク
と回路機能実現上必要となるコンタクトホール又はスル
ーホールのみを描いたマスクの両者を用意し、その両者
を重ね合せて露光作業を行う製造方法とすることによ
り、以上２つのマスクのうち全コンタクトホール又はス
ルーホールを描いたマスクパターンの寸法の精度を十分
なものとし、又回路機能実現上必要となるコンタクトホ
ール又はスルーホールのみを描いたマスクパターンをそ
の透明部分を大きめとしておけば、同一の下地を使用す
るものであれば回路機能の要求が変っても全コンタクト
ホール又はスルーホールを描いたマスクを縮小投影露光
装置内に据え付けたままにしておき、回路機能実現上必
要なコンタクトホール又はスルーホールを描いたマスク
を交換するだけで対応することができ、しかもその寸法
は大ざっぱであるためマスクアライメントを高精度に行
う必要がなくなる。そのため同一の下地を使用する限
り、高精度のマスクアライメント作業は最初の配線品種
のみに実施すれば、その後は省略可能となる。通常、ゲ
ートアレイLSIの配線形成工程の光リソグラフィ工程の
うち、コンタクトホール形成工程とスルーホール形成工
程を合せると全体の４割から５割を占めるため、これら
の工程に於てマスクアライメント作業を減少させること
によって製造効率を大幅に向上できる効果がある。
線形成の際のコンタクトホール又はスルーホールの形成
工程に於て、その光リソグラフィ工程で使用する回路パ
ターンマスクとして下地のパターン構成上許容される全
てのコンタクトホール又はスルーホールを描いたマスク
と回路機能実現上必要となるコンタクトホール又はスル
ーホールのみを描いたマスクの両者を用意し、その両者
を重ね合せて露光作業を行う製造方法とすることによ
り、以上２つのマスクのうち全コンタクトホール又はス
ルーホールを描いたマスクパターンの寸法の精度を十分
なものとし、又回路機能実現上必要となるコンタクトホ
ール又はスルーホールのみを描いたマスクパターンをそ
の透明部分を大きめとしておけば、同一の下地を使用す
るものであれば回路機能の要求が変っても全コンタクト
ホール又はスルーホールを描いたマスクを縮小投影露光
装置内に据え付けたままにしておき、回路機能実現上必
要なコンタクトホール又はスルーホールを描いたマスク
を交換するだけで対応することができ、しかもその寸法
は大ざっぱであるためマスクアライメントを高精度に行
う必要がなくなる。そのため同一の下地を使用する限
り、高精度のマスクアライメント作業は最初の配線品種
のみに実施すれば、その後は省略可能となる。通常、ゲ
ートアレイLSIの配線形成工程の光リソグラフィ工程の
うち、コンタクトホール形成工程とスルーホール形成工
程を合せると全体の４割から５割を占めるため、これら
の工程に於てマスクアライメント作業を減少させること
によって製造効率を大幅に向上できる効果がある。
第１図は本発明の第１の実施例を示すマスクパターン図
であり、図中（ａ）は形成可能なコンタクトホールの全
てを必要な寸法精度で描いたマスクパターン図、図中
（ｂ）は実現すべき回路機能に必要なコンタクトホール
のみを寸法に余裕を持たせて描いたマスクパターン図、
図中（ｃ）は前記両マスクを重ね合せたものと等価なマ
スクパターン図、第２図は本発明の第２の実施例を示す
マスクパターン図であり、図中（ａ）と（ｃ）は第１図
と同様、図中（ｂ）は実現すべき回路機能に不要なコン
タクトホールのみを寸法に余裕を持たせて不透明とした
マスクパターン図である。
であり、図中（ａ）は形成可能なコンタクトホールの全
てを必要な寸法精度で描いたマスクパターン図、図中
（ｂ）は実現すべき回路機能に必要なコンタクトホール
のみを寸法に余裕を持たせて描いたマスクパターン図、
図中（ｃ）は前記両マスクを重ね合せたものと等価なマ
スクパターン図、第２図は本発明の第２の実施例を示す
マスクパターン図であり、図中（ａ）と（ｃ）は第１図
と同様、図中（ｂ）は実現すべき回路機能に不要なコン
タクトホールのみを寸法に余裕を持たせて不透明とした
マスクパターン図である。
Claims (1)
- 【請求項１】ゲートアレイLSIの配線部分の製造の際の
コンタクトホール形成工程又はスルーホール形成工程又
はコンタクトホールとスルーホールの両形成工程に於
て、前記ゲートアレイLSI上に形成することが許容され
る全てのコンタクトホール又はスルーホールを描いたマ
スクと、回路機能を実現する為に必要なコンタクトホー
ル又はスルーホール以外がぬりつぶされるように描いた
マスクとを重ね合せて露光を行う光リソグラフィ工程を
含むことを特徴とするゲートアレイLSIの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23700288A JP2745561B2 (ja) | 1988-09-20 | 1988-09-20 | ゲートアレイｌｓｉの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23700288A JP2745561B2 (ja) | 1988-09-20 | 1988-09-20 | ゲートアレイｌｓｉの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283972A JPH0283972A (ja) | 1990-03-26 |
| JP2745561B2 true JP2745561B2 (ja) | 1998-04-28 |
Family
ID=17008931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23700288A Expired - Lifetime JP2745561B2 (ja) | 1988-09-20 | 1988-09-20 | ゲートアレイｌｓｉの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745561B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560197B2 (en) * | 2004-02-23 | 2009-07-14 | Kabushiki Kaisha Toshiba | Mask pattern data producing method, patterning method, reticle correcting method, reticle manufacturing method, and semiconductor apparatus manufacturing method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121645A (ja) * | 1982-01-12 | 1983-07-20 | Ricoh Co Ltd | 集積回路装置の相互配線形成方法 |
| JPS60249347A (ja) * | 1984-05-24 | 1985-12-10 | Ricoh Co Ltd | セミカスタムｉｃの製造方法 |
-
1988
- 1988-09-20 JP JP23700288A patent/JP2745561B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0283972A (ja) | 1990-03-26 |
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