JPS63311798A - 位置合せマ−ク - Google Patents
位置合せマ−クInfo
- Publication number
- JPS63311798A JPS63311798A JP62147054A JP14705487A JPS63311798A JP S63311798 A JPS63311798 A JP S63311798A JP 62147054 A JP62147054 A JP 62147054A JP 14705487 A JP14705487 A JP 14705487A JP S63311798 A JPS63311798 A JP S63311798A
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- JP
- Japan
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- register
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- dimensional
- work
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000919 ceramic Substances 0.000 abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 12
- 239000010409 thin film Substances 0.000 abstract description 8
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- 238000005245 sintering Methods 0.000 abstract description 5
- 230000008602 contraction Effects 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
Landscapes
- Image Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Image Analysis (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線基板に係り、特にセラミック基板と薄
膜パターンを複合した配線基板に好適な位置合せマーク
に関する。
膜パターンを複合した配線基板に好適な位置合せマーク
に関する。
従来の樹脂系プリント配線基板あるいはセラミック配線
基板に用いられて伝る位置合せ機構は。
基板に用いられて伝る位置合せ機構は。
特開昭60−206°089号公報に記載されているよ
うなガイド穴/ガイドピン方式に゛よるもの、あるいは
特開昭6O−IEI6G88号や特開60−24017
9号公報に記載されているような同心円状のレジスタマ
ーク方式であった。
うなガイド穴/ガイドピン方式に゛よるもの、あるいは
特開昭6O−IEI6G88号や特開60−24017
9号公報に記載されているような同心円状のレジスタマ
ーク方式であった。
上記従来技術においては1位置合せをすべきスク゛9−
ンと基板あるいはフォトマスクと基板等は本来同一寸法
にて成形されていた。
ンと基板あるいはフォトマスクと基板等は本来同一寸法
にて成形されていた。
しかしながら、セラミック多層配線基板上にさらに薄膜
配線層を形成してより高密度な配線基板を夾現する場合
には、原理的に焼結収縮率のパラツ中が避けられないセ
ラミック配線基板と寸法精度が極めて優れた薄膜パター
ンを組み合せる必要があり1位置合せマークが同じ位置
にくることは期待できない。
配線層を形成してより高密度な配線基板を夾現する場合
には、原理的に焼結収縮率のパラツ中が避けられないセ
ラミック配線基板と寸法精度が極めて優れた薄膜パター
ンを組み合せる必要があり1位置合せマークが同じ位置
にくることは期待できない。
本発明の目的は、上記に述べた様に本質的に寸法の異な
るものを精度よく位置合せし、751つ位置・ずれの情
報を提供することにある。
るものを精度よく位置合せし、751つ位置・ずれの情
報を提供することにある。
上記目的は、レジスタi−りのパターン及びその配列方
法を工夫することにより達成される。
法を工夫することにより達成される。
すなわち、原理的に寸法バッジ中が避けられないセラミ
ック基板側のレジスタマークにはワークのパターン中心
に向いた線分を長めて設け、このレジスタマークを少く
とも3ケ以上ワークに配置する。また、薄膜用マスクに
は基板側レジスタマーク゛に対応した位置に上記放射状
へ線分を挿みこむ形状のレジスタマークを設は位置合せ
く使用する〇 さらに、パターン中心に向いた線分に対し直交する目盛
りを設けることで、寸法のズレ量を定量化できる。
ック基板側のレジスタマークにはワークのパターン中心
に向いた線分を長めて設け、このレジスタマークを少く
とも3ケ以上ワークに配置する。また、薄膜用マスクに
は基板側レジスタマーク゛に対応した位置に上記放射状
へ線分を挿みこむ形状のレジスタマークを設は位置合せ
く使用する〇 さらに、パターン中心に向いた線分に対し直交する目盛
りを設けることで、寸法のズレ量を定量化できる。
セラミック基板作成にお?する焼結時収縮はほぼ均質小
つ等方向に生じるため、ワークのパターン中心を原点に
とれば収縮バラツキが生じてもパターンの各点は放射状
にずれるだけである。
つ等方向に生じるため、ワークのパターン中心を原点に
とれば収縮バラツキが生じてもパターンの各点は放射状
にずれるだけである。
したがって、レジスタマークとして上記放射線の一部を
使用すれば、薄膜用マスクとの位置合せを収縮バラツキ
が生じたとしても勘に頼ることなく同じ手順にて正確に
位置合せが可能となる。
使用すれば、薄膜用マスクとの位置合せを収縮バラツキ
が生じたとしても勘に頼ることなく同じ手順にて正確に
位置合せが可能となる。
また、セラミック側の放射線に直交した目盛りを設けて
おけば、極めて寸法精度の良い薄膜用マスクを基準にし
てセラミック基板の焼結後寸法の割り出しが可能となる
。
おけば、極めて寸法精度の良い薄膜用マスクを基準にし
てセラミック基板の焼結後寸法の割り出しが可能となる
。
以下2本発明の一実施例を第1図及び第2図により説明
する。図中、1はセラばツク基板側のレジスタマーク、
2は薄膜用マスク側レジスタマーク、10はセラミック
基板のワーク、11はワークのパターン中心である。
する。図中、1はセラばツク基板側のレジスタマーク、
2は薄膜用マスク側レジスタマーク、10はセラミック
基板のワーク、11はワークのパターン中心である。
本実施例によれば、セラミック基板の焼結収縮率がバラ
ツキ寸法にずれが生じたとしても第2図のごとくレジス
タマークを配置すれば、第1図の2に示すようにレジス
タマーク間の相対的位置は放射線方向にずれるだけで間
隙は一定であり1つたく同様の操作で位置合せが可能で
ある。
ツキ寸法にずれが生じたとしても第2図のごとくレジス
タマークを配置すれば、第1図の2に示すようにレジス
タマーク間の相対的位置は放射線方向にずれるだけで間
隙は一定であり1つたく同様の操作で位置合せが可能で
ある。
また、第1図の実施例のごとく直交した目盛りを設ける
ことで1例えば目盛りの位置を寸法許容範囲に設定すれ
ば自動的に不良品の判定が可能となる。
ことで1例えば目盛りの位置を寸法許容範囲に設定すれ
ば自動的に不良品の判定が可能となる。
第3図は別の実施例を示したものでありレジスタマーク
をワークの4隅に設けたものである。この場合でも各レ
ジスタマークの中心線はワークのパターン中心に向いて
配置される。
をワークの4隅に設けたものである。この場合でも各レ
ジスタマークの中心線はワークのパターン中心に向いて
配置される。
また2以上の実施例ではレジスタマークが4ケの場合で
あったが、5ケ以上ならばどの様に配置してもよいのは
当然である。さらに2位置合せだけならばレジスタマー
クは単純な直線でもよい。
あったが、5ケ以上ならばどの様に配置してもよいのは
当然である。さらに2位置合せだけならばレジスタマー
クは単純な直線でもよい。
本発明罠よれば1寸法バラツキが生じている場合でも位
置合せが容易にかつ正確にできるため。
置合せが容易にかつ正確にできるため。
作業効率の改善と共に歩留向上に効果がある。
第1図は本発明の一実施例のレジスタマークのパターン
図、第2図及び第S図は実施例のレジスタマークを配置
した平面図、第4図は従来例を示す説明図である。 1・・・レジスタマーク、 2・・・レジスタマー
ク。 5・・・レジスタマーク、10・・・ワーク基板。 11・・・ワーク中心。 ヴ一
図、第2図及び第S図は実施例のレジスタマークを配置
した平面図、第4図は従来例を示す説明図である。 1・・・レジスタマーク、 2・・・レジスタマー
ク。 5・・・レジスタマーク、10・・・ワーク基板。 11・・・ワーク中心。 ヴ一
Claims (1)
- 1、配線基板上に設けた、ワーク中心を通る放射線に重
なるパターンを有したことを特徴とする位置合せマーク
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62147054A JPS63311798A (ja) | 1987-06-15 | 1987-06-15 | 位置合せマ−ク |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62147054A JPS63311798A (ja) | 1987-06-15 | 1987-06-15 | 位置合せマ−ク |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63311798A true JPS63311798A (ja) | 1988-12-20 |
Family
ID=15421460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62147054A Pending JPS63311798A (ja) | 1987-06-15 | 1987-06-15 | 位置合せマ−ク |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63311798A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468591A (ja) * | 1990-07-10 | 1992-03-04 | Nec Toyama Ltd | 印刷配線板の製造方法 |
JP2007504664A (ja) * | 2003-09-02 | 2007-03-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Xイニシアティブレイアウト設計のためのパターン認識および方法のための構造 |
CN108541141A (zh) * | 2018-04-12 | 2018-09-14 | 江苏博敏电子有限公司 | 一种导通孔层与电路图形层的分区对位方法 |
-
1987
- 1987-06-15 JP JP62147054A patent/JPS63311798A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468591A (ja) * | 1990-07-10 | 1992-03-04 | Nec Toyama Ltd | 印刷配線板の製造方法 |
JP2007504664A (ja) * | 2003-09-02 | 2007-03-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Xイニシアティブレイアウト設計のためのパターン認識および方法のための構造 |
CN108541141A (zh) * | 2018-04-12 | 2018-09-14 | 江苏博敏电子有限公司 | 一种导通孔层与电路图形层的分区对位方法 |
CN108541141B (zh) * | 2018-04-12 | 2020-02-18 | 江苏博敏电子有限公司 | 一种导通孔层与电路图形层的分区对位方法 |
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