JPH0534106Y2 - - Google Patents
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- Publication number
- JPH0534106Y2 JPH0534106Y2 JP5701486U JP5701486U JPH0534106Y2 JP H0534106 Y2 JPH0534106 Y2 JP H0534106Y2 JP 5701486 U JP5701486 U JP 5701486U JP 5701486 U JP5701486 U JP 5701486U JP H0534106 Y2 JPH0534106 Y2 JP H0534106Y2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- pitch
- index
- caliper
- matching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000003550 marker Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Landscapes
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Length-Measuring Instruments Using Mechanical Means (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は半導体集積回路装置に関し、特にフオ
トリソグラフイ工程において用いられるパターン
合わせノギスに関する。
トリソグラフイ工程において用いられるパターン
合わせノギスに関する。
近年、半導体装置においては、縮小露光装置と
異方性ドライエツチング装置との活用により微細
化、高集積化が一段と進行している。素子寸法の
縮小は、素子パターン自身、例えば拡散層幅及び
間隔、あるいは配線幅、間隔自身を縮小するとと
もに、各パターン相互間のパターン合わせマージ
ンを減少することによりはじめて可能となるた
め、パターン合わせの高精度化は微細化、高集積
化の大きな鍵となつてきている。
異方性ドライエツチング装置との活用により微細
化、高集積化が一段と進行している。素子寸法の
縮小は、素子パターン自身、例えば拡散層幅及び
間隔、あるいは配線幅、間隔自身を縮小するとと
もに、各パターン相互間のパターン合わせマージ
ンを減少することによりはじめて可能となるた
め、パターン合わせの高精度化は微細化、高集積
化の大きな鍵となつてきている。
このパターン合わせ精度の改善のため、種々の
方法が提案されてきているが、そのひとつにノギ
スを用いてパターン合わせずれを読み取り、その
後、ずれの分を補正を加えて精度を高める手法が
ある。
方法が提案されてきているが、そのひとつにノギ
スを用いてパターン合わせずれを読み取り、その
後、ずれの分を補正を加えて精度を高める手法が
ある。
例えば、第２図に従来より用いられている半導
体集積回路装置のパターン合わせノギスの一例を
示す。第２図において１Ａ〜１Ｇは第一のパター
ン上に形成された主尺を構成するための第一の指
標列であり、それぞれの指標間は第一のピツチ２
となるよう配置されている。又、３Ａ〜３Ｇは第
二のパターン上に形成された副尺を構成するため
の第二の指標列であり、それぞれの指標間は第二
のピツチ４となるよう配置されている。今、第２
図の如く、第一の指標列の中央より２つ右側の１
Ｆと第二の指標列の中央より２つ右側の３Ｆとが
一致し、第一のピツチ２が5.5μmであり、第二の
ピツチ４が5.0μmである場合には、第一のパター
ンに対して第二のパターンは、第一のピツチ２と
第二のピツチ４との差で示されるパターン合わせ
ずれの一単位の大きさ0.5μmの２倍の大きさ、即
ち1μmのパターンずれを生じていることが判るも
のである。従つて、この場合には、第二のパター
ンを第一のパターンに対し、1μm左側へ動かすよ
う補正を加えればよい。
体集積回路装置のパターン合わせノギスの一例を
示す。第２図において１Ａ〜１Ｇは第一のパター
ン上に形成された主尺を構成するための第一の指
標列であり、それぞれの指標間は第一のピツチ２
となるよう配置されている。又、３Ａ〜３Ｇは第
二のパターン上に形成された副尺を構成するため
の第二の指標列であり、それぞれの指標間は第二
のピツチ４となるよう配置されている。今、第２
図の如く、第一の指標列の中央より２つ右側の１
Ｆと第二の指標列の中央より２つ右側の３Ｆとが
一致し、第一のピツチ２が5.5μmであり、第二の
ピツチ４が5.0μmである場合には、第一のパター
ンに対して第二のパターンは、第一のピツチ２と
第二のピツチ４との差で示されるパターン合わせ
ずれの一単位の大きさ0.5μmの２倍の大きさ、即
ち1μmのパターンずれを生じていることが判るも
のである。従つて、この場合には、第二のパター
ンを第一のパターンに対し、1μm左側へ動かすよ
う補正を加えればよい。
通常、半導体集積回路装置の製造ラインでは、
複数種類の製品が同時に並行して製造されるもの
であり、従つて、異なる設計手法で設計された製
品が同時にフオトリソグラフイ工程に存在する。
複数種類の製品が同時に並行して製造されるもの
であり、従つて、異なる設計手法で設計された製
品が同時にフオトリソグラフイ工程に存在する。
異なる設計手法、例えば設計部門の違い、設計
時期の違い等により、設計時における最小寸法の
選び方、あるいは縮小率（実寸に対する設計寸法
の比）が異なり、結果として、外観上同じような
形状のパターン合わせノギスであつても、実際に
はパターン合わせずれの一単位の大きさが異なる
ことがある。又、製造工程によつては、比較的ゆ
るいパターン合わせ精度で良い工程と、厳しいパ
ターン合わせ精度を必要とする工程とが混在す
る。例えば、CMOS型集積回路ではＰウエル工
程と拡散層工程とのパターン合わせ精度は比較的
低くても良いが、拡散層工程とコンタクト開孔工
程とのパターン合わせ精度は高くする必要があ
る。このように種々の場合が存在するため、時と
して、製造ラインの困乱を起こし、作業能率の低
下を招くことがあつた。
時期の違い等により、設計時における最小寸法の
選び方、あるいは縮小率（実寸に対する設計寸法
の比）が異なり、結果として、外観上同じような
形状のパターン合わせノギスであつても、実際に
はパターン合わせずれの一単位の大きさが異なる
ことがある。又、製造工程によつては、比較的ゆ
るいパターン合わせ精度で良い工程と、厳しいパ
ターン合わせ精度を必要とする工程とが混在す
る。例えば、CMOS型集積回路ではＰウエル工
程と拡散層工程とのパターン合わせ精度は比較的
低くても良いが、拡散層工程とコンタクト開孔工
程とのパターン合わせ精度は高くする必要があ
る。このように種々の場合が存在するため、時と
して、製造ラインの困乱を起こし、作業能率の低
下を招くことがあつた。
本考案の半導体装置のパターン合わせノギス
は、第一のパターン上に形成され第一のピツチに
より配置された主尺を構成する第一の指標列と、
第二のパターン上に形成され第二のピツチにより
配置された副尺を構成する第二の指標列と、第二
のパターン上に第二の指標列と近接して設けられ
たパターンずれの許容範囲を示すマーカーとを有
している。
は、第一のパターン上に形成され第一のピツチに
より配置された主尺を構成する第一の指標列と、
第二のパターン上に形成され第二のピツチにより
配置された副尺を構成する第二の指標列と、第二
のパターン上に第二の指標列と近接して設けられ
たパターンずれの許容範囲を示すマーカーとを有
している。
第１図は本考案の一実施例を示す半導体集積回
路装置のパターン合わせノギスである。第１図に
おいて、１Ａ〜１Ｇは第一のパターン上に形成さ
れた主尺を構成するための第一の指標列であり、
それぞれの指標間は第一のピツチ２となるよう配
置されている。又、３Ａ〜３Ｇは第二のパターン
上に形成された副尺を構成するための第二の指標
列であり、それぞれの指標間は第二のピツチ４と
なるよう配置されている。又、５Ａ，５Ｂは、第
一のパターンに対する第二のパターンのパターン
ずれ許容範囲を示すマーカーである。即ち、この
範囲内で主尺を構成する第一の指標列と副尺を構
成すぬ第二の指標列とが一致する場合には、パタ
ーン合わせ作業を完了して良いことを示すもので
ある。第１図の場合、マーカー５Ａ，５Ｂは、そ
れぞれ副尺の３Ｂ，３Ｆに対応しており、１Ｂと
３Ｂとの一致点より、１Ｆと３Ｆとの一致点まで
が、この工程におけるパターンずれの許容範囲を
示している。従来例のノギスと同一寸法で形成さ
れている場合には、この許容範囲は±1.0μmに相
当している。
路装置のパターン合わせノギスである。第１図に
おいて、１Ａ〜１Ｇは第一のパターン上に形成さ
れた主尺を構成するための第一の指標列であり、
それぞれの指標間は第一のピツチ２となるよう配
置されている。又、３Ａ〜３Ｇは第二のパターン
上に形成された副尺を構成するための第二の指標
列であり、それぞれの指標間は第二のピツチ４と
なるよう配置されている。又、５Ａ，５Ｂは、第
一のパターンに対する第二のパターンのパターン
ずれ許容範囲を示すマーカーである。即ち、この
範囲内で主尺を構成する第一の指標列と副尺を構
成すぬ第二の指標列とが一致する場合には、パタ
ーン合わせ作業を完了して良いことを示すもので
ある。第１図の場合、マーカー５Ａ，５Ｂは、そ
れぞれ副尺の３Ｂ，３Ｆに対応しており、１Ｂと
３Ｂとの一致点より、１Ｆと３Ｆとの一致点まで
が、この工程におけるパターンずれの許容範囲を
示している。従来例のノギスと同一寸法で形成さ
れている場合には、この許容範囲は±1.0μmに相
当している。
以上説明したように本考案はパターンずれの許
容範囲を示すマーカーを付加することにより、種
種の場合わけを必要とするフオトリソグラフイ工
程における不要な困乱を避けることができ、作業
能率を改善できる効果がある。
容範囲を示すマーカーを付加することにより、種
種の場合わけを必要とするフオトリソグラフイ工
程における不要な困乱を避けることができ、作業
能率を改善できる効果がある。
第１図は本考案の半導体装置のパターン合わせ
ノギスを示すパターン図であり、第２図は従来の
パターン合わせノギスのパターン図である。 １Ａ〜１Ｇ……第一の指標列、２……第一のピ
ツチ、３Ａ〜３Ｇ……第二の指標列、４……第二
のピツチ、５Ａ，５Ｂ……マーカー。
ノギスを示すパターン図であり、第２図は従来の
パターン合わせノギスのパターン図である。 １Ａ〜１Ｇ……第一の指標列、２……第一のピ
ツチ、３Ａ〜３Ｇ……第二の指標列、４……第二
のピツチ、５Ａ，５Ｂ……マーカー。
Claims (1)
- 第一のピツチにより配置され主尺を構成する第
一の指標列と、第二のピツチにより配置され副尺
を構成する第二の指標列と、前記第二の指標列に
近接して設けられ前記第一の指標列に対するパタ
ーンずれの許容範囲を示すマーカーとを含むこと
を特徴とする半導体装置のパターン合わせノギ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5701486U JPH0534106Y2 (ja) | 1986-04-15 | 1986-04-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5701486U JPH0534106Y2 (ja) | 1986-04-15 | 1986-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62168642U JPS62168642U (ja) | 1987-10-26 |
| JPH0534106Y2 true JPH0534106Y2 (ja) | 1993-08-30 |
Family
ID=30886337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5701486U Expired - Lifetime JPH0534106Y2 (ja) | 1986-04-15 | 1986-04-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534106Y2 (ja) |
-
1986
- 1986-04-15 JP JP5701486U patent/JPH0534106Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62168642U (ja) | 1987-10-26 |
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