JPH0594933A - アライメントチエツクパターン - Google Patents

アライメントチエツクパターン

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JPH0594933A JP3253256A JP25325691A JPH0594933A JP H0594933 A JPH0594933 A JP H0594933A JP 3253256 A JP3253256 A JP 3253256A JP 25325691 A JP25325691 A JP 25325691A JP H0594933 A JPH0594933 A JP H0594933A
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Abstract

(57)【要約】 【目的】配線の多層化に伴うアライメント露光時のずれ
量の検出精度を向上する。 【構成】絶縁膜１上に下層の金属膜２をパターニングし
て複数の直方体形状に形成し、カバレッジの良い酸化膜
成長と、塗布膜で、層間膜３を平坦性よく形成する。次
にアライメントチェックマークの前工程主尺パターン４
を上層金属膜をパターニングして形成する。下層の金属
膜２と前工程主尺パターン４とが同じ金属の場合におい
ても、前工程主尺パターン４の下部の下層の金属膜２が
無い部分を使い、前工程主尺パターンと現工程副尺パタ
ーンのずれ量が検出できて、下層の金属膜２を形成する
相互の間隔を集積回路内部と同等に平坦性を維持できる
間隔にして、ノギスパターニング時の焦点ボケを防ぎ正
確な形状に形成できる。これにより、アライメント露光
時における、ずれ量の検出精度を向上することが可能で
ある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アライメントチェック
パターンに関し、特に、多層配線化に伴う、配線工程に
おけるアライメント露光時のずれ量の検出精度を向上さ
せるアライメントチェックパターンに関する。
【０００２】
【従来の技術】従来、アライメントチェックパターン
（ノギス）は、図２に示すように前工程主尺パターン４
ａ〜ｅの直上もしくは、層間膜を介して、現工程副尺パ
ターンとして、フォトレジスト５ａ〜ｅをパターニング
することによって、前工程と現工程とのアライメント露
光時におけるずれ量を目視で検出していた。
【０００３】半導体集積回路装置の規模が増大するに従
って、配線に用いる層が一層または二層では高集積化に
とって、不十分であり、四層以上の多層配線が必要とな
ってきた。配線の多層化に伴って、ノギス等の周辺マー
クを形成する際に、前工程主尺パターンより下層の金属
配線が存在しないために、集積回路内部と、ノギス等の
周辺マーク部との間に段差が生じてしまう。そのため、
アライメント露光時における焦点のボケが生じてしま
い、正確に回路内部と、周辺マーク部とのフォトレジス
トをパターニングすることが困難であった。
【０００４】従来の技術では、集積回路内部と、ノギス
等の周辺マーク部との間に段差が生じないように、図３
に示すように、上層の金属膜で形成した前工程主尺パタ
ーン１４の下部に下層の金属膜１２を四角形状にパター
ニングして形成するという手段がとられていた。
【０００５】
【発明が解決しようとする課題】上述した従来のアライ
メントチェックパターン（ノギス）において、前工程主
尺パターン１４と、その下部に形成した、下層の金属膜
１２の材質が同じ金属あるいは、同系色の金属である場
合、下層金属膜１２と前工程主尺パターン１４の境界が
見えにくくなり、アライメント露光時において、フォト
レジスタ膜により、形成された現工程副尺パターンと主
尺パターンのずれ量を検出する際に、前工程主尺パター
ン１４が識別しにくく、ずれ量を正確に検出するのが困
難であるという欠点があった。
【０００６】
【課題を解決するための手段】本発明のアライメントチ
ェックパターンは、前工程主尺パターンを上層の金属膜
により形成し、この主尺パターンを含む領域の下部に、
下層の金属膜を有し、この下層の金属膜が複数の直方体
形状に形成されて、主尺パターンに直交あるいは斜めに
交叉するように所定の間隔をあけて配置して、形成され
ている。
【０００７】
【作用】この発明によるアライメントチェックパターン
において、前工程主尺パターンの下部に、下層の金属膜
が、複数の直方体形状に形成されて、所定の間隔で配置
されているために、前工程主尺パターンの側壁の下部に
金属膜の存在しない領域があるため、その部分を利用し
てアライメント露光時におけるずれ量を検出しやすくな
る。また、下層の金属膜を形成する相互の間隔を半導体
集積回路内部と同じように、平坦性を維持できる距離に
することで、ノギスの前工程主尺パターンと現工程副尺
パターンをパターニングで構成するときの焦点ボケを防
ぐことができるために、各々のパターンをマスクパター
ンに忠実な大きさに形成できる。
【０００８】
【実施例】次に、本発明を図面を参照して説明する。図
１は、本発明の一実施例のノギスの平面図と断面図であ
る。本実施例において、例えば、酸化膜等の絶縁膜１上
に、前工程主尺パターン２として、例えばアルミニウム
を約１．０μｍスパッタして、間隔２．０μｍ、線幅
２．０μｍの線状にパターニングして形成する。さら
に、例えば、酸化膜を約１．０μｍカバレッジよく成長
した後に、塗布膜を塗布することで、層間膜３を平坦性
良く形成する。次に、上層の金属膜により前工程主尺パ
ターン４を、例えば、アルミニウムを約１．０μｍスパ
ッタした後に、パターニングして形成する。
【０００９】本実施例において、ノギスの前工程主尺パ
ターン２の下部に下層の金属膜２が回路内部と同様に存
在し、同程度の厚さに層間が形成されるため、前工程主
尺パターン２形成時の露光の焦点ボケを生じることな
く、パターニングが可能となる。また、前工程主尺パタ
ーン２の下部に下層の金属膜２が存在しない隙があるた
めに、現工程副尺パターンをパターニングして、アライ
メント露光のずれ量を検出するとき、前工程主尺パター
ン２が見やすくなる。
【００１０】次に、本発明の他の実施例を図面を参照し
て説明する。
【００１１】図４は、本発明の他の実施例のアライメン
トチェックパターンの平面図と断面図である。
【００１２】本実施例において、例えば、酸化膜等の絶
縁膜１上に下層の金属膜２として、例えば、アルミニウ
ムを約１．０μｍスパッタして、パターニングして形成
する。さらに、例えば、酸化膜を約１．０μｍカバレッ
ジ良く成長した後に塗布膜を塗布することで、層間膜３
を平坦性良く形成する。次にノギスの前工程主尺パター
ン４として、例えば、アルミニウムを約１．０μｍスパ
ッタした後にパターニングして形成する点は一実施例と
同じである。
【００１３】ここで、一実施例と異なるのは、下層の金
属膜２を間隔２．０μｍで、２．０μｍ角の四角形状に
パターニングして形成している点である。
【００１４】この構成では、ノギスの前工程主尺パター
ン４の下部の下層の金属膜２が存在する領域が一実施例
より少ないために、平坦性は少し悪くなるが、前工程主
尺パターン４は、さらに識別しやすくなり、アライメン
ト露光時のずれ量を検出しやすくなる。
【００１５】
【発明の効果】以上説明したように本発明は、アライメ
ントチェックパターンの前工程主尺パターンの下部に下
層の金属膜を複数の直方体形状にパターニングしたの
で、アライメントチェックパターンの前工程主尺パター
ン形成時の露光の焦点ボケを防いで、パターニングが可
能となり、前工程主尺パターンの識別が容易になり、ア
ライメント露光時におけるずれ量の検出精度が向上す
る。特に、今後、多層配線が必要となってくる、大規模
集積回路装置に有効である。
【図面の簡単な説明】
【図１】本発明の一実施例の平面図及びＡ−Ａ′に沿っ
た断面図である。
【図２】アライメントチェックパターンの前工程主尺パ
ターンと現工程副尺パターンの配置を示した平面図であ
る。
【図３】従来のアライメントチェックパターンの平面図
及びＢ−Ｂ′に沿った断面図である。
【図４】本発明の他の実施例の平面図及びＣ−Ｃ′に沿
った断面図である。
【符号の説明】
１，１１ 絶縁層 ２ａ，２ｂ，２ｃ，２ｄ，１２ 下層の金属膜 ３，１３ 層間膜 ４ａ，４ｂ，４ｃ，４ｄ，１４ａ，１４ｂ，１４ｃ，１
４ｄ 前工程主尺パターン ５ａ，５ｂ，５ｃ，５ｄ，５ｅ 現工程副尺パターン

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の多層の金属配線と配線間
    に層間膜を有する半導体集積回路装置において、アライ
    メント露光工程の前工程時に金属膜による主尺パターン
    を形成し、現工程時にフォトレジスト膜による副尺パタ
    ーンによってアライメントのずれ量をチェックするアラ
    イメントチェックパターンを形成する際に、前記主尺パ
    ターンを、上層の金属膜により形成し、前記主尺パター
    ンを含む領域の下部に、下層の金属膜を有し、前記下層
    の金属膜が複数の直方体形状に形成されて、前記主尺パ
    ターンに直交するように所定の間隔をあけて配置してあ
    ることを特徴とするアライメントチェックパターン。
  2. 【請求項２】 前記下層の金属膜が複数の立方体形状に
    形成されて、所定の間隔をあけて配置してあることを特
    徴とする請求項１記載のアライメントチェックパター
    ン。
  3. 【請求項３】 前記下層の金属膜がつながった複数の直
    方体形状に形成されて、前記主尺パターンと少なくとも
    １ケ所直交する部分をもつように配置してあることを特
    徴とする請求項１記載のアライメントチェックパター
    ン。
  4. 【請求項４】 前記下層の金属膜が前記主尺パターンと
    斜めに交叉するように配置してあることを特徴とする請
    求項１記載のアライメントチェックパターン。
  5. 【請求項５】 前記下層の金属膜が四角形の板状に形成
    され、かつ、所定の間隔をあけて複数の長方形の穴が形
    成されていることを特徴とする請求項１記載のアライメ
    ントチェックパターン。
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0585601B1 (en) * 1992-07-31 1999-04-28 Hughes Electronics Corporation Integrated circuit security system and method with implanted interconnections
US5468990A (en) * 1993-07-22 1995-11-21 National Semiconductor Corp. Structures for preventing reverse engineering of integrated circuits
JP2555964B2 (ja) * 1993-12-10 1996-11-20 日本電気株式会社 アライメント精度調査パターン
US5475251A (en) * 1994-05-31 1995-12-12 National Semiconductor Corporation Secure non-volatile memory cell
JP3239976B2 (ja) * 1994-09-30 2001-12-17 株式会社東芝 アライメントマーク、半導体装置の製造方法および半導体装置
JP2720813B2 (ja) * 1994-10-04 1998-03-04 日本電気株式会社 半導体装置の製造方法および半導体装置
JP3693370B2 (ja) * 1994-10-18 2005-09-07 株式会社ルネサステクノロジ 重合わせ精度測定マーク
JP3859764B2 (ja) 1995-06-27 2006-12-20 株式会社ルネサステクノロジ 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク
US5783846A (en) * 1995-09-22 1998-07-21 Hughes Electronics Corporation Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering
JP2842360B2 (ja) * 1996-02-28 1999-01-06 日本電気株式会社 半導体装置およびその製造方法
US5700732A (en) * 1996-08-02 1997-12-23 Micron Technology, Inc. Semiconductor wafer, wafer alignment patterns and method of forming wafer alignment patterns
JPH1079559A (ja) * 1996-09-04 1998-03-24 Fuji Photo Optical Co Ltd フレキシブルプリント基板のパターン構造
KR100199349B1 (ko) * 1996-12-16 1999-06-15 김영환 패턴간 정렬 오차 보상용 마스크들 및 이들 마스크를 이용한 패 턴간 정렬 오차 보상방법
JP2947196B2 (ja) * 1997-01-23 1999-09-13 日本電気株式会社 半導体基板および半導体装置の製造方法
US5973375A (en) * 1997-06-06 1999-10-26 Hughes Electronics Corporation Camouflaged circuit structure with step implants
US6037671A (en) 1998-11-03 2000-03-14 Advanced Micro Devices, Inc. Stepper alignment mark structure for maintaining alignment integrity
US6396368B1 (en) 1999-11-10 2002-05-28 Hrl Laboratories, Llc CMOS-compatible MEM switches and method of making
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
JP3806016B2 (ja) * 2000-11-30 2006-08-09 富士通株式会社 半導体集積回路
US6759112B2 (en) * 2000-12-30 2004-07-06 Intel Corporation Exposed and embedded overlay structure
US6791191B2 (en) 2001-01-24 2004-09-14 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
US6864589B2 (en) 2001-03-30 2005-03-08 Sharp Laboratories Of America, Inc. X/Y alignment vernier formed on a substrate
US6740942B2 (en) * 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US6774413B2 (en) 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
TW505977B (en) * 2001-09-04 2002-10-11 Nanya Technology Corp Method for monitoring the exposed pattern precision on four semiconductor layers
US6897535B2 (en) 2002-05-14 2005-05-24 Hrl Laboratories, Llc Integrated circuit with reverse engineering protection
KR100472411B1 (ko) * 2002-08-09 2005-03-10 삼성전자주식회사 반도체 장치의 제조방법 및 오버레이 검사마크를 가진반도체 장치
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US6710443B1 (en) * 2002-12-20 2004-03-23 Texas Instruments Incorporated Integrated circuit providing thermally conductive structures substantially horizontally coupled to one another within one or more heat dissipation layers to dissipate heat from a heat generating structure
US7057715B2 (en) * 2003-06-27 2006-06-06 International Business Machines Corporation Lithography tool test patterns and method
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US7830028B2 (en) * 2007-06-30 2010-11-09 Sandisk Corporation Semiconductor test structures
US7932157B2 (en) * 2007-06-30 2011-04-26 Sandisk Corporation Test structure formation in semiconductor processing
US7998640B2 (en) * 2007-06-30 2011-08-16 Sandisk Corporation Mask reuse in semiconductor processing
JP6020306B2 (ja) 2013-03-29 2016-11-02 住友電装株式会社 自動変速機の配線ユニット
US10115621B2 (en) * 2016-05-13 2018-10-30 Globalfoundries Inc. Method for in-die overlay control using FEOL dummy fill layer
EP3659178A4 (en) 2017-07-24 2021-05-19 Cerebras Systems Inc. DEVICE AND METHOD FOR FASTENING SUBSTRATES WITH VARIATING COEFFICIENTS OF THERMAL EXPANSION
WO2019040273A1 (en) 2017-08-24 2019-02-28 Cerebras Systems Inc. APPARATUS AND METHOD FOR FIXING COMPONENTS OF AN INTEGRATED CIRCUIT
US10957595B2 (en) 2018-10-16 2021-03-23 Cerebras Systems Inc. Systems and methods for precision fabrication of an orifice within an integrated circuit
US11145530B2 (en) 2019-11-08 2021-10-12 Cerebras Systems Inc. System and method for alignment of an integrated circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3863331A (en) * 1972-09-11 1975-02-04 Rca Corp Matching of semiconductor device characteristics
JPS57112021A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
JPS61148819A (ja) * 1984-12-24 1986-07-07 Hitachi Ltd マスク合わせパタ−ン構造
JPS6449435A (en) * 1987-08-20 1989-02-23 Nec Corp Line protection switching device
JPH01251599A (ja) * 1988-03-31 1989-10-06 Mitsubishi Electric Corp 直線加速装置
US4916514A (en) * 1988-05-31 1990-04-10 Unisys Corporation Integrated circuit employing dummy conductors for planarity

Also Published As

Publication number Publication date
US5308682A (en) 1994-05-03
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