JP2842360B2 - 半導体装置およびその製造方法 - Google Patents
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に半導体装置を製造するフォト
リソグラフィ工程における位置合わせ、すなわち重ね合
わせ精度評価用のパターンに関する。
その製造方法に関し、特に半導体装置を製造するフォト
リソグラフィ工程における位置合わせ、すなわち重ね合
わせ精度評価用のパターンに関する。
【０００２】
【従来の技術】半導体素子の微細化及び高密度化は依然
として精力的に進められ、現在では０．２５μｍの寸法
基準で設計された２５６メガビットあるいはそれ以下の
設計基準で設計される１ギガビットＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリー）等の超高集積の
半導体デバイスが開発試作されている。このような半導
体デバイスの高集積化に伴い、半導体素子構造の形成に
必須となっているフォトリソグラフィ工程でのマスク合
わせ精度の更なる向上が強く要求されるようになってい
る。
として精力的に進められ、現在では０．２５μｍの寸法
基準で設計された２５６メガビットあるいはそれ以下の
設計基準で設計される１ギガビットＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリー）等の超高集積の
半導体デバイスが開発試作されている。このような半導
体デバイスの高集積化に伴い、半導体素子構造の形成に
必須となっているフォトリソグラフィ工程でのマスク合
わせ精度の更なる向上が強く要求されるようになってい
る。
【０００３】通常、半導体デバイスの製造では、半導体
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、フォトリソグラフィ工程において、前工程
で形成した下層のパターンに重ね合わせし次の上層パタ
ーンを形成することが要求される。
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、フォトリソグラフィ工程において、前工程
で形成した下層のパターンに重ね合わせし次の上層パタ
ーンを形成することが要求される。
【０００４】このフォトリソグラフィ工程においては、
上層のフォトリソグラフィ工程を行う際、マスクパター
ンをその下層のパターンに所定の規格で重ね合わせしな
がらこれを行うことが必要となる。このパターンの重ね
合わせ精度に関する所定の規格は、半導体装置の微細化
につれて厳しくなっている。そこで、この重ね合わせ精
度を評価する技術が重要になってきている。
上層のフォトリソグラフィ工程を行う際、マスクパター
ンをその下層のパターンに所定の規格で重ね合わせしな
がらこれを行うことが必要となる。このパターンの重ね
合わせ精度に関する所定の規格は、半導体装置の微細化
につれて厳しくなっている。そこで、この重ね合わせ精
度を評価する技術が重要になってきている。
【０００５】現在、２つのフォトリソグラフィ工程間の
重ね合わせ誤差を簡単に計測する方法としては、工程毎
に僅かずつ異なる一定のピッチの矩形パターンを半導体
チップ上に形成しパターンの重なり具合から位置誤差を
読みとる方法が用いられている。そして、この矩形パタ
ーンは一般にパターン合わせノギスまたはバーニヤと呼
ばれている。また一般的には、半導体チップの下層と上
層に１対のマークを形成して、これらのマークの重ね合
わせ程度を計測する方法が用いられる。
重ね合わせ誤差を簡単に計測する方法としては、工程毎
に僅かずつ異なる一定のピッチの矩形パターンを半導体
チップ上に形成しパターンの重なり具合から位置誤差を
読みとる方法が用いられている。そして、この矩形パタ
ーンは一般にパターン合わせノギスまたはバーニヤと呼
ばれている。また一般的には、半導体チップの下層と上
層に１対のマークを形成して、これらのマークの重ね合
わせ程度を計測する方法が用いられる。
【０００６】以下、従来のフォトリソグラフィ工程にお
けるマスクパターンと下地になる層との重ね合わせ測定
用ノギスについて、図５乃至図７に基づいて説明する。
ここで、図５と図６とはＤＲＡＭ製造のある工程でノギ
スを形成する場合のその工程順の断面図である。
けるマスクパターンと下地になる層との重ね合わせ測定
用ノギスについて、図５乃至図７に基づいて説明する。
ここで、図５と図６とはＤＲＡＭ製造のある工程でノギ
スを形成する場合のその工程順の断面図である。
【０００７】この工程断面図は、メモリセルのＭＯＳト
ランジスタの形成された半導体基板にコンタクト孔が形
成され、このコンタクト孔にポリシリコン・プラグが充
填され、そしてＤＲＡＭの容量下部電極膜が堆積され、
コンタクト孔パターンに容量下部電極パターンが重ね合
わせされるフォトリソグラフィ工程までの工程を示して
いる。
ランジスタの形成された半導体基板にコンタクト孔が形
成され、このコンタクト孔にポリシリコン・プラグが充
填され、そしてＤＲＡＭの容量下部電極膜が堆積され、
コンタクト孔パターンに容量下部電極パターンが重ね合
わせされるフォトリソグラフィ工程までの工程を示して
いる。
【０００８】図５（ａ）に示すように、シリコン基板１
０１上に選択酸化法等によってフィールド酸化膜１０２
が形成される。そして、所定の工程を通してＭＯＳトラ
ンジスタが形成されるのであるが、図５には、簡明にす
るためにＭＯＳトランジスタのゲート電極１０３が示さ
れる。
０１上に選択酸化法等によってフィールド酸化膜１０２
が形成される。そして、所定の工程を通してＭＯＳトラ
ンジスタが形成されるのであるが、図５には、簡明にす
るためにＭＯＳトランジスタのゲート電極１０３が示さ
れる。
【０００９】次に、例えば８００ｎｍ程度のシリコン酸
化膜が化学気相成長（ＣＶＤ）法等によって堆積され
る。ここで、必要とあればこのシリコン酸化膜に対し
て、化学的機械研磨（ＣＭＰ）が施され平坦化した層間
絶縁膜１０４が形成される。あるいは、この層間絶縁膜
１０４はリフローまたはエッチバックで平坦化されたＢ
ＰＳＧ膜（ボロンガラスとリンガラスを含むシリコン酸
化膜）で形成される。
化膜が化学気相成長（ＣＶＤ）法等によって堆積され
る。ここで、必要とあればこのシリコン酸化膜に対し
て、化学的機械研磨（ＣＭＰ）が施され平坦化した層間
絶縁膜１０４が形成される。あるいは、この層間絶縁膜
１０４はリフローまたはエッチバックで平坦化されたＢ
ＰＳＧ膜（ボロンガラスとリンガラスを含むシリコン酸
化膜）で形成される。
【００１０】次に、図５（ａ）に示すようなレジストマ
スク１０５が形成される。ここで、このレジストマスク
１０５は、コンタクト孔部分および重ね合わせ測定用の
主尺ノギスを形成するために用いられる。すなわち、所
定パターン形状に形成されたレジストマスク１０５がエ
ッチングマスクにされ、異方性ドライエッチングによっ
て層間絶縁膜１０４の所定の領域が除去される。このよ
うにして、図５（ｂ）に示すコンタクト孔１０６および
重ね合わせ用の主尺ノギスを構成する指標用開口が形成
される。ここでは、図５（ｂ）に示すようにこの指標用
開口として、第１の指標用開口１０７、第２の指標用開
口１０８および第３の指標用開口１０９が形成されてい
る。
スク１０５が形成される。ここで、このレジストマスク
１０５は、コンタクト孔部分および重ね合わせ測定用の
主尺ノギスを形成するために用いられる。すなわち、所
定パターン形状に形成されたレジストマスク１０５がエ
ッチングマスクにされ、異方性ドライエッチングによっ
て層間絶縁膜１０４の所定の領域が除去される。このよ
うにして、図５（ｂ）に示すコンタクト孔１０６および
重ね合わせ用の主尺ノギスを構成する指標用開口が形成
される。ここでは、図５（ｂ）に示すようにこの指標用
開口として、第１の指標用開口１０７、第２の指標用開
口１０８および第３の指標用開口１０９が形成されてい
る。
【００１１】次に、図５（ｃ）に示すように、コンタク
ト孔１０６を埋め込むための充填材料として、例えば、
ポリシリコン膜１１０が２００ｎｍ程度の膜厚に堆積さ
れる。ここで、コンタクト孔の寸法は前述の指標用開口
の寸法より小さく形成されている。このため、図５
（ｃ）に示すように、コンタクト孔１０６はポリシリコ
ン膜１１０で完全に埋設されるが、第１の指標用開口１
０７、第２の指標用開口１０８および第３の指標用開口
１０９は埋設されない。
ト孔１０６を埋め込むための充填材料として、例えば、
ポリシリコン膜１１０が２００ｎｍ程度の膜厚に堆積さ
れる。ここで、コンタクト孔の寸法は前述の指標用開口
の寸法より小さく形成されている。このため、図５
（ｃ）に示すように、コンタクト孔１０６はポリシリコ
ン膜１１０で完全に埋設されるが、第１の指標用開口１
０７、第２の指標用開口１０８および第３の指標用開口
１０９は埋設されない。
【００１２】次に、このポリシリコン膜１１０は異方性
のドライエッチングでエッチバックされる。このようし
て、図６（ａ）に示すように、コンタクト孔１０６には
ポリシリコン・プラグ１１１が充填され、指標用開口の
側壁にはサイドウォール・ポリシリコン１１２が形成さ
れる。
のドライエッチングでエッチバックされる。このようし
て、図６（ａ）に示すように、コンタクト孔１０６には
ポリシリコン・プラグ１１１が充填され、指標用開口の
側壁にはサイドウォール・ポリシリコン１１２が形成さ
れる。
【００１３】次に、図６（ｂ）に示すように、容量下部
電極膜１１３として、例えば、ポリシリコン薄膜が膜厚
８００ｎｍ程度堆積される。そして、この容量下部電極
膜１１３に所定の容量下部電極パターンが形成されるフ
ォトリソグラフィ工程のために、容量下部電極膜１１３
の表面にフォトレジスト膜が均一に形成される。その
後、縮小投影露光およびフォトレジストの現像が行われ
る。
電極膜１１３として、例えば、ポリシリコン薄膜が膜厚
８００ｎｍ程度堆積される。そして、この容量下部電極
膜１１３に所定の容量下部電極パターンが形成されるフ
ォトリソグラフィ工程のために、容量下部電極膜１１３
の表面にフォトレジスト膜が均一に形成される。その
後、縮小投影露光およびフォトレジストの現像が行われ
る。
【００１４】このようなフォトリソグラフィ工程で、図
６（ｃ）に示すように、容量下部電極用レジストパター
ン１１４が形成される。また、この時、副尺ノギスとな
る第１の指標用レジストパターン１１５、第２の指標用
レジストパターン１１６および第３の指標用レジストパ
ターン１１７が形成される。そして、これらの副尺ノギ
スとなる指標用レジストパターンが、コンタクト孔１０
６と容量下部電極用レジストパターン１１４との重ね合
わせ精度の測定に用いられる。すなわち、第１の指標用
レジストパターン１１５と第１の指標用開口１０７との
重なり具合い、第２の指標用レジストパターン１１６と
第２の指標用開口１０８との重なり具合い、第３の指標
用レジストパターン１１７と第３の指標用開口１０９の
重なり具合いが光学顕微鏡で読み取られる。
６（ｃ）に示すように、容量下部電極用レジストパター
ン１１４が形成される。また、この時、副尺ノギスとな
る第１の指標用レジストパターン１１５、第２の指標用
レジストパターン１１６および第３の指標用レジストパ
ターン１１７が形成される。そして、これらの副尺ノギ
スとなる指標用レジストパターンが、コンタクト孔１０
６と容量下部電極用レジストパターン１１４との重ね合
わせ精度の測定に用いられる。すなわち、第１の指標用
レジストパターン１１５と第１の指標用開口１０７との
重なり具合い、第２の指標用レジストパターン１１６と
第２の指標用開口１０８との重なり具合い、第３の指標
用レジストパターン１１７と第３の指標用開口１０９の
重なり具合いが光学顕微鏡で読み取られる。
【００１５】次に、このようなノギスによる、重ね合わ
せのズレ量の読み方を図７で説明する。図７は先述した
主尺ノギスと副尺ノギスを平面図である。
せのズレ量の読み方を図７で説明する。図７は先述した
主尺ノギスと副尺ノギスを平面図である。
【００１６】図７（ａ）に示すように、主尺ノギス指標
１２１の指標辺１２１ａと副尺ノギス指標１２２の指標
辺１２２ａとの距離Ｘ、主尺ノギス指標１２１の指標辺
１２１ｂと副尺ノギス指標１２２の指標辺１２２ｂとの
距離Ｙが光学顕微鏡で目視される。ここで、この主尺ノ
ギス指標１２１は、先述したように１つの溝すなわち１
つの指標用開口で形成されている。
１２１の指標辺１２１ａと副尺ノギス指標１２２の指標
辺１２２ａとの距離Ｘ、主尺ノギス指標１２１の指標辺
１２１ｂと副尺ノギス指標１２２の指標辺１２２ｂとの
距離Ｙが光学顕微鏡で目視される。ここで、この主尺ノ
ギス指標１２１は、先述したように１つの溝すなわち１
つの指標用開口で形成されている。
【００１７】図７（ｂ）に示すように、上記のような主
尺ノギスを構成するノギス指標すなわち第１の指標１２
３、第２の指標１２４、第３の指標１２５、第４の指標
１２６および第５の指標１２７が形成され、同様に副尺
ノギスを構成する第１の指標１２８、第２の指標１２
９、第３の指標１３０、第４の指標１３１および第５の
指標１３２が形成されている。
尺ノギスを構成するノギス指標すなわち第１の指標１２
３、第２の指標１２４、第３の指標１２５、第４の指標
１２６および第５の指標１２７が形成され、同様に副尺
ノギスを構成する第１の指標１２８、第２の指標１２
９、第３の指標１３０、第４の指標１３１および第５の
指標１３２が形成されている。
【００１８】ここで、主尺ノギス指標がピッチｐで配列
されており、副尺ノギス指標がピッチｑで配列されてい
るとする。そして、例えばｑ＝ｐ＋０．０２５μｍとす
ると、図７では主尺ノギスの第２の指標と副尺ノギスの
第２の指標の重なり具合いが最もよい。この場合には、
重ね合わせのズレ量は＋０．０２５μｍとなる。この方
法により下地とマスクパターンとの位置ズレ量を読みと
り容量下部電極パターン１１４露光時の位置ズレ補正パ
ラメータとして＋０．０２５μｍと露光装置に入力す
る。この補正により、下層のコンタクト孔１０６と容量
下部電極パターン１１４との重ね合わせ精度が向上する
ようになる。
されており、副尺ノギス指標がピッチｑで配列されてい
るとする。そして、例えばｑ＝ｐ＋０．０２５μｍとす
ると、図７では主尺ノギスの第２の指標と副尺ノギスの
第２の指標の重なり具合いが最もよい。この場合には、
重ね合わせのズレ量は＋０．０２５μｍとなる。この方
法により下地とマスクパターンとの位置ズレ量を読みと
り容量下部電極パターン１１４露光時の位置ズレ補正パ
ラメータとして＋０．０２５μｍと露光装置に入力す
る。この補正により、下層のコンタクト孔１０６と容量
下部電極パターン１１４との重ね合わせ精度が向上する
ようになる。
【００１９】
【発明が解決しようとする課題】このように、上述した
従来の技術の場合には、コンタクト１０６内を埋め込む
ポリシリコン膜１１０が堆積され、その後に、エッチバ
ックでコンタクト孔１０６内にポリシリコン・プラグ１
１１が埋設される。このような工程において、コンタク
ト孔形成時に開口した重ね合わせ測定用主尺ノギスの指
標用開口の側壁にはサイドウォール・ポリシリコン１１
２が形成されてしまう。その後、容量下部電極膜１１３
の堆積で重ね合わせ測定用主尺ノギスの指標用開口が埋
まる。
従来の技術の場合には、コンタクト１０６内を埋め込む
ポリシリコン膜１１０が堆積され、その後に、エッチバ
ックでコンタクト孔１０６内にポリシリコン・プラグ１
１１が埋設される。このような工程において、コンタク
ト孔形成時に開口した重ね合わせ測定用主尺ノギスの指
標用開口の側壁にはサイドウォール・ポリシリコン１１
２が形成されてしまう。その後、容量下部電極膜１１３
の堆積で重ね合わせ測定用主尺ノギスの指標用開口が埋
まる。
【００２０】このように主尺ノギスの指標が形成される
と、先述した光学顕微鏡による重ね合わせ測定時に、主
尺ノギスの指標の指標辺が２重に見えてしまう。このた
めに、主尺ノギスの指標と副尺ノギスの指標の光学顕微
鏡による重ね合わせ読み取りが非常に困難になる。
と、先述した光学顕微鏡による重ね合わせ測定時に、主
尺ノギスの指標の指標辺が２重に見えてしまう。このた
めに、主尺ノギスの指標と副尺ノギスの指標の光学顕微
鏡による重ね合わせ読み取りが非常に困難になる。
【００２１】また、この従来の技術では主尺ノギスのた
めの指標用開口部が凹状になるため段差が発生し、この
段差の中に形成されるようになる副尺ノギスの指標とな
るレジストパターンの形状が悪くなる。このことも、主
尺ノギスの指標と副尺ノギスの指標との重ね合わせ読み
取りを困難にする。
めの指標用開口部が凹状になるため段差が発生し、この
段差の中に形成されるようになる副尺ノギスの指標とな
るレジストパターンの形状が悪くなる。このことも、主
尺ノギスの指標と副尺ノギスの指標との重ね合わせ読み
取りを困難にする。
【００２２】そして、このような重ね合わせ読み取り精
度の低下は、半導体素子の微細化に伴いますます顕著に
なってきている。
度の低下は、半導体素子の微細化に伴いますます顕著に
なってきている。
【００２３】本発明の目的は、半導体装置製造の製造工
程において、フォトリソグラフィ工程時の下層パターン
と上層のパターンとの重ね合わせ精度を向上させること
にある。
程において、フォトリソグラフィ工程時の下層パターン
と上層のパターンとの重ね合わせ精度を向上させること
にある。
【００２４】
【課題を解決するための手段】このために本発明の半導
体装置には、半導体装置の下層パターンと上層パターン
との重ね合わせ量を測定するための１対のマークを半導
体チップ上の前記下層と上層の所定の領域に有し、前記
１対のうち下層に形成される第１のマークが第１の材料
膜にスリット状に形成され第２の材料膜で埋設された２
つの溝で構成され、前記１対のうち上層に形成される第
２のマークが前記埋設された２つの溝を被覆する第３の
材料膜上に形成されている。
体装置には、半導体装置の下層パターンと上層パターン
との重ね合わせ量を測定するための１対のマークを半導
体チップ上の前記下層と上層の所定の領域に有し、前記
１対のうち下層に形成される第１のマークが第１の材料
膜にスリット状に形成され第２の材料膜で埋設された２
つの溝で構成され、前記１対のうち上層に形成される第
２のマークが前記埋設された２つの溝を被覆する第３の
材料膜上に形成されている。
【００２５】ここで、前記第１のマークが半導体チップ
上に形成されたノギスにおける主尺ノギスの指標であ
り、第２のマークが副尺ノギスの指標である。
上に形成されたノギスにおける主尺ノギスの指標であ
り、第２のマークが副尺ノギスの指標である。
【００２６】そして、前記主尺ノギスの指標である前記
２つの溝の離間距離が、前記副尺ノギスの指標であるレ
ジストパターン幅より小さな値であるように設定され
る。
２つの溝の離間距離が、前記副尺ノギスの指標であるレ
ジストパターン幅より小さな値であるように設定され
る。
【００２７】あるいは、前記第１のマークが半導体チッ
プ上に形成された自動重ね合わせ測定用の外側ボックス
マークであり、前記第２のマークが前記自動重ね合わせ
測定用の内側ボックスマークである。
プ上に形成された自動重ね合わせ測定用の外側ボックス
マークであり、前記第２のマークが前記自動重ね合わせ
測定用の内側ボックスマークである。
【００２８】本発明の半導体装置の製造方法は、半導体
基板上に層間絶縁膜を形成し前記層間絶縁膜の所定の領
域に２つのスリット状の開口溝を隣接して形成する工程
と、前記２つの開口溝に第１の導電体材料膜を埋設する
工程と、前記第１の導電体材料膜の埋設された前記２つ
の開口溝を被覆する第２の導電体材料膜を形成する工程
と、前記第２の導電体材料薄膜上にレジストパターンを
形成する工程とを含むようになる。
基板上に層間絶縁膜を形成し前記層間絶縁膜の所定の領
域に２つのスリット状の開口溝を隣接して形成する工程
と、前記２つの開口溝に第１の導電体材料膜を埋設する
工程と、前記第１の導電体材料膜の埋設された前記２つ
の開口溝を被覆する第２の導電体材料膜を形成する工程
と、前記第２の導電体材料薄膜上にレジストパターンを
形成する工程とを含むようになる。
【００２９】ここで、前記第１の導電体材料膜あるいは
第２の導電体材料膜としてポリシリコン膜が使用され
る。
第２の導電体材料膜としてポリシリコン膜が使用され
る。
【００３０】または、本発明の半導体装置の製造方法
は、半導体基板の所定の領域にスリット状の２つの隣接
するシリコン溝を形成する工程と、前記２つのシリコン
溝に絶縁体材料膜を埋設する工程と、前記絶縁体材料膜
の埋設された前記２つのシリコン溝を被覆する第３の導
電体材料膜を形成する工程と、前記第３の導電体材料薄
膜上にレジストパターンを形成する工程とを含む。
は、半導体基板の所定の領域にスリット状の２つの隣接
するシリコン溝を形成する工程と、前記２つのシリコン
溝に絶縁体材料膜を埋設する工程と、前記絶縁体材料膜
の埋設された前記２つのシリコン溝を被覆する第３の導
電体材料膜を形成する工程と、前記第３の導電体材料薄
膜上にレジストパターンを形成する工程とを含む。
【００３１】ここで、前記絶縁体材料膜としてシリコン
酸化膜が使用され、前記第３の導電体材料膜として高融
点金属のシリサイドを含む薄膜が使用される。
酸化膜が使用され、前記第３の導電体材料膜として高融
点金属のシリサイドを含む薄膜が使用される。
【００３２】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１および図２に基づいて説明する。図１と図２は、
従来の技術で説明したのと同様に、ＤＲＡＭ製造のある
工程でノギスを形成する場合のその工程順の断面図であ
る。
を図１および図２に基づいて説明する。図１と図２は、
従来の技術で説明したのと同様に、ＤＲＡＭ製造のある
工程でノギスを形成する場合のその工程順の断面図であ
る。
【００３３】図１（ａ）に示すように、シリコン基板１
上にフィールド酸化膜２が形成される。そして、所定の
工程を通してメモリセルのトランスファ・トランジスタ
であるＭＯＳトランジスタが形成される。ここで図１に
は、簡明にするためにＭＯＳトランジスタのゲート電極
３のみが示される。
上にフィールド酸化膜２が形成される。そして、所定の
工程を通してメモリセルのトランスファ・トランジスタ
であるＭＯＳトランジスタが形成される。ここで図１に
は、簡明にするためにＭＯＳトランジスタのゲート電極
３のみが示される。
【００３４】次に、膜厚が８００ｎｍ程度のシリコン酸
化膜が堆積され、ＣＭＰ法で平坦化されて層間絶縁膜４
が形成される。そして、図１（ａ）に示すようなレジス
トマスク５が形成される。ここで、このレジストマスク
５は、コンタクト孔部分および第１のマークとなる主尺
ノギスを形成するために用いられる。この場合の主尺ノ
ギスの１つの指標は、後述するように２つのレジストパ
ターンで形成されることになる。そして、このようなパ
ターン形状に形成されたレジストマスク５がエッチング
マスクにされ、異方性ドライエッチングによって層間絶
縁膜４の所定の領域が除去される。このようにして、図
１（ｂ）に示すコンタクト孔６および重ね合わせ用の主
尺ノギスを構成する指標用開口が形成される。ここで
は、図１（ｂ）に示すように、第１の指標用開口７は互
いに隣接する細いスリット状の第１開口溝７ａと第２開
口溝７ｂとで構成される。同様に、第２の指標用開口８
は第１開口溝８ａと第２開口溝８ｂとで構成される。さ
らに、第３の指標用開口９も同様に第１開口溝９ａと第
２開口溝９ｂとで構成される。
化膜が堆積され、ＣＭＰ法で平坦化されて層間絶縁膜４
が形成される。そして、図１（ａ）に示すようなレジス
トマスク５が形成される。ここで、このレジストマスク
５は、コンタクト孔部分および第１のマークとなる主尺
ノギスを形成するために用いられる。この場合の主尺ノ
ギスの１つの指標は、後述するように２つのレジストパ
ターンで形成されることになる。そして、このようなパ
ターン形状に形成されたレジストマスク５がエッチング
マスクにされ、異方性ドライエッチングによって層間絶
縁膜４の所定の領域が除去される。このようにして、図
１（ｂ）に示すコンタクト孔６および重ね合わせ用の主
尺ノギスを構成する指標用開口が形成される。ここで
は、図１（ｂ）に示すように、第１の指標用開口７は互
いに隣接する細いスリット状の第１開口溝７ａと第２開
口溝７ｂとで構成される。同様に、第２の指標用開口８
は第１開口溝８ａと第２開口溝８ｂとで構成される。さ
らに、第３の指標用開口９も同様に第１開口溝９ａと第
２開口溝９ｂとで構成される。
【００３５】次に、図１（ｃ）に示すように、コンタク
ト孔６と前述の指標用開口すなわち第１開口溝７ａ、８
ａおよび９ａと第２開口溝７ｂ、８ｂおよび９ｂとを埋
め込むための充填材料として、例えば、ポリシリコン膜
１０が７００ｎｍ程度の膜厚に堆積される。ここで、コ
ンタクト孔の口径寸法と前述の各開口溝の口径寸法は同
一になるように形成されている。例えば、この寸法は
０．３μｍに設定される。そして、このポリシリコン膜
１０の膜厚は、これらのコンタクト孔および開口溝の寸
法の２倍以上になるように設定される。このようして、
図１（ｃ）に示すように、コンタクト孔６はポリシリコ
ン膜１０で完全に埋設される。そして、第１の指標用開
口７、第２の指標用開口８および第３の指標用開口９も
完全にこのポリシリコン膜１０で埋設されるようにな
る。
ト孔６と前述の指標用開口すなわち第１開口溝７ａ、８
ａおよび９ａと第２開口溝７ｂ、８ｂおよび９ｂとを埋
め込むための充填材料として、例えば、ポリシリコン膜
１０が７００ｎｍ程度の膜厚に堆積される。ここで、コ
ンタクト孔の口径寸法と前述の各開口溝の口径寸法は同
一になるように形成されている。例えば、この寸法は
０．３μｍに設定される。そして、このポリシリコン膜
１０の膜厚は、これらのコンタクト孔および開口溝の寸
法の２倍以上になるように設定される。このようして、
図１（ｃ）に示すように、コンタクト孔６はポリシリコ
ン膜１０で完全に埋設される。そして、第１の指標用開
口７、第２の指標用開口８および第３の指標用開口９も
完全にこのポリシリコン膜１０で埋設されるようにな
る。
【００３６】次に、このポリシリコン膜１０は異方性の
ドライエッチングでエッチバックされる。このようし
て、図２（ａ）に示すように、コンタクト孔６にはポリ
シリコン・プラグ１１が充填され、指標を構成する各開
口溝には埋設ポリシリコン１２が充填される。
ドライエッチングでエッチバックされる。このようし
て、図２（ａ）に示すように、コンタクト孔６にはポリ
シリコン・プラグ１１が充填され、指標を構成する各開
口溝には埋設ポリシリコン１２が充填される。
【００３７】次に、図２（ｂ）に示すように、容量下部
電極膜１３として、例えば、ポリシリコン薄膜が膜厚８
００ｎｍ程度堆積される。そして、フォトリソグラフィ
工程で、図２（ｃ）に示すように、容量下部電極用レジ
ストパターン１４が形成されると共に第２のマークすな
わち副尺ノギスとなる第１の指標用レジストパターン１
５、第２の指標用レジストパターン１６および第３の指
標用レジストパターン１７が形成される。
電極膜１３として、例えば、ポリシリコン薄膜が膜厚８
００ｎｍ程度堆積される。そして、フォトリソグラフィ
工程で、図２（ｃ）に示すように、容量下部電極用レジ
ストパターン１４が形成されると共に第２のマークすな
わち副尺ノギスとなる第１の指標用レジストパターン１
５、第２の指標用レジストパターン１６および第３の指
標用レジストパターン１７が形成される。
【００３８】以上のようにして形成される主尺ノギスと
副尺ノギスが、コンタクト孔６と容量下部電極用レジス
トパターン１４との重ね合わせ精度の測定に用いられる
ことになる。すなわち、第１の指標用レジストパターン
１５と第１の指標用開口７との重なり具合い、第２の指
標用レジストパターン１６と第２の指標用開口８との重
なり具合い、第３の指標用レジストパターン１７と第３
の指標用開口９の重なり具合いが光学顕微鏡で読み取ら
れるようになる。
副尺ノギスが、コンタクト孔６と容量下部電極用レジス
トパターン１４との重ね合わせ精度の測定に用いられる
ことになる。すなわち、第１の指標用レジストパターン
１５と第１の指標用開口７との重なり具合い、第２の指
標用レジストパターン１６と第２の指標用開口８との重
なり具合い、第３の指標用レジストパターン１７と第３
の指標用開口９の重なり具合いが光学顕微鏡で読み取ら
れるようになる。
【００３９】次に、上述した本発明の方法で形成された
ノギスによる重ね合わせ測定について図３で説明する。
図３は、主尺ノギスと副尺ノギスで最も重なりの良いノ
ギス指標の平面図である。
ノギスによる重ね合わせ測定について図３で説明する。
図３は、主尺ノギスと副尺ノギスで最も重なりの良いノ
ギス指標の平面図である。
【００４０】図３（ａ）に示すように、本発明の主尺ノ
ギス指標２１は埋設ポリシリコンで充填された第１開口
溝２２と第２開口溝２３とで構成されている。そして、
第１開口溝２２の指標辺２２ａと副尺ノギス指標２４の
指標辺２４ａとの距離、第２開口溝２３の指標辺２３ａ
と副尺ノギス指標２４の指標辺２４ｂとの距離が光学顕
微鏡で目視され、ノギスの重ね合わせ読み取りがなされ
る。このように、本発明の重ね合わせの読み取りでは、
１対の指標辺を目視すればよいので、その作業は簡単に
なる。
ギス指標２１は埋設ポリシリコンで充填された第１開口
溝２２と第２開口溝２３とで構成されている。そして、
第１開口溝２２の指標辺２２ａと副尺ノギス指標２４の
指標辺２４ａとの距離、第２開口溝２３の指標辺２３ａ
と副尺ノギス指標２４の指標辺２４ｂとの距離が光学顕
微鏡で目視され、ノギスの重ね合わせ読み取りがなされ
る。このように、本発明の重ね合わせの読み取りでは、
１対の指標辺を目視すればよいので、その作業は簡単に
なる。
【００４１】これに対し先述した従来の技術を比較する
と、図３（ｂ）に示すようになっている。すなわち、主
尺ノギス指標１２１は指標用開口、例えば図６で説明し
た第１の指標用開口１０７で形成され、この指標用開口
の側壁にはサイドウォール・ポリシリコン１１２が形成
されている。そして、この内部には、例えば先述した容
量下部電極膜１１３が堆積している。このような主尺ノ
ギス指標１２１と副尺ノギス指標１２２とで重ね合わせ
読み取りがなされる場合、主尺ノギス指標１２１の片方
の指標辺が指標辺１２１ａと１２１ａ’の二重に形成さ
れる。同様に他方の指標辺も指標辺１２１ｂと１２１
ｂ’の二重に形成される。このために、これらの指標辺
と副尺ノギス指標１２２の指標辺１２２ａあるいは１２
２ｂとの目視による重ね合わせ読み取りが非常に難しく
なっている。
と、図３（ｂ）に示すようになっている。すなわち、主
尺ノギス指標１２１は指標用開口、例えば図６で説明し
た第１の指標用開口１０７で形成され、この指標用開口
の側壁にはサイドウォール・ポリシリコン１１２が形成
されている。そして、この内部には、例えば先述した容
量下部電極膜１１３が堆積している。このような主尺ノ
ギス指標１２１と副尺ノギス指標１２２とで重ね合わせ
読み取りがなされる場合、主尺ノギス指標１２１の片方
の指標辺が指標辺１２１ａと１２１ａ’の二重に形成さ
れる。同様に他方の指標辺も指標辺１２１ｂと１２１
ｂ’の二重に形成される。このために、これらの指標辺
と副尺ノギス指標１２２の指標辺１２２ａあるいは１２
２ｂとの目視による重ね合わせ読み取りが非常に難しく
なっている。
【００４２】また、本発明では、主尺ノギス指標を構成
する開口溝がポリシリコン等の埋込み材料で完全に埋設
され平坦化されているため、この平坦化された表面に形
成される副尺ノギス指標の寸法精度が非常に向上するよ
うになる。このことも、重ね合わせの読み取り精度を大
幅に向上させる。
する開口溝がポリシリコン等の埋込み材料で完全に埋設
され平坦化されているため、この平坦化された表面に形
成される副尺ノギス指標の寸法精度が非常に向上するよ
うになる。このことも、重ね合わせの読み取り精度を大
幅に向上させる。
【００４３】次に、本発明の第２の実施の形態を図４に
基づいて説明する。図４は、先述したノギスと同様に半
導体チップ表面に形成される自動重ね合わせ測定用マー
クの断面図である。この自動重ね合わせ測定用マーク
は、ノギスの寸法より大きな形状に形成される。ここ
で、図４（ａ）に本発明の適用される場合が示され、図
４（ｂ）に従来の技術の場合が比較のために示されてい
る。
基づいて説明する。図４は、先述したノギスと同様に半
導体チップ表面に形成される自動重ね合わせ測定用マー
クの断面図である。この自動重ね合わせ測定用マーク
は、ノギスの寸法より大きな形状に形成される。ここ
で、図４（ａ）に本発明の適用される場合が示され、図
４（ｂ）に従来の技術の場合が比較のために示されてい
る。
【００４４】図４（ａ）に示されるように、シリコン基
板１上に層間絶縁膜４が形成されている。ここで、この
層間絶縁膜４の膜厚は８００ｎｍ程度である。そして、
この層間絶縁膜４の所定の領域にスリット状の第１外側
ボックスマーク溝３１と第２外側ボックスマーク溝３２
が設けられている。ここで、これらの外側ボックスマー
ク溝の開口寸法は０．５μｍ程度に設定されている。
板１上に層間絶縁膜４が形成されている。ここで、この
層間絶縁膜４の膜厚は８００ｎｍ程度である。そして、
この層間絶縁膜４の所定の領域にスリット状の第１外側
ボックスマーク溝３１と第２外側ボックスマーク溝３２
が設けられている。ここで、これらの外側ボックスマー
ク溝の開口寸法は０．５μｍ程度に設定されている。
【００４５】そして、この第１外側ボックスマーク溝３
１と第２外側ボックスマーク溝３２に埋設材料３３およ
び３４が充填されている。さらに、この層間絶縁膜４、
埋設材料３３および３４の表面を被覆する材料薄膜３５
が堆積されている。
１と第２外側ボックスマーク溝３２に埋設材料３３およ
び３４が充填されている。さらに、この層間絶縁膜４、
埋設材料３３および３４の表面を被覆する材料薄膜３５
が堆積されている。
【００４６】このような一対の外側ボックスマーク溝間
に位置する領域であり、上記の材料薄膜３５上の所定の
領域に、内側ボックスマーク３６が形成されるようにな
る。そして、このような外側ボックスマークと内側ボッ
クスマークの上部からレーザ光が走査され、これらのボ
ックスマーク間の位置関係が計測される。このレーザ光
の走査は自動的になされ、上層に形成されたパターンと
下層のパターン間の自動重ね合わせ測定がなされる。
に位置する領域であり、上記の材料薄膜３５上の所定の
領域に、内側ボックスマーク３６が形成されるようにな
る。そして、このような外側ボックスマークと内側ボッ
クスマークの上部からレーザ光が走査され、これらのボ
ックスマーク間の位置関係が計測される。このレーザ光
の走査は自動的になされ、上層に形成されたパターンと
下層のパターン間の自動重ね合わせ測定がなされる。
【００４７】これに対し従来の技術では、図４（ｂ）に
示すようになっている。すなわち、シリコン基板１０１
上に層間絶縁膜１０４が形成され、この層間絶縁膜１０
４の所定の領域に１つの外側ボックスマーク４１が形成
されている。この口径寸法は３μｍ程度に設定される。
そして、この外側ボックスマーク４１の側壁にサイドウ
ォール材料４２および４３が形成されている。さらに、
この層間絶縁膜１０４表面、シリコン基板１０１表面お
よびサイドウォール材料４２および４３表面を被覆する
材料薄膜４４が堆積されている。ここで、内側ボックス
マーク４５が、図４（ｂ）に示すように、外側ボックス
マーク４１の窪み内の材料薄膜４４上に形成されるよう
になる。このために、この内側ボックスマーク４５のパ
ターン精度が低下するようになる。
示すようになっている。すなわち、シリコン基板１０１
上に層間絶縁膜１０４が形成され、この層間絶縁膜１０
４の所定の領域に１つの外側ボックスマーク４１が形成
されている。この口径寸法は３μｍ程度に設定される。
そして、この外側ボックスマーク４１の側壁にサイドウ
ォール材料４２および４３が形成されている。さらに、
この層間絶縁膜１０４表面、シリコン基板１０１表面お
よびサイドウォール材料４２および４３表面を被覆する
材料薄膜４４が堆積されている。ここで、内側ボックス
マーク４５が、図４（ｂ）に示すように、外側ボックス
マーク４１の窪み内の材料薄膜４４上に形成されるよう
になる。このために、この内側ボックスマーク４５のパ
ターン精度が低下するようになる。
【００４８】本発明の場合には、先述した２つの外側ボ
ックスマーク溝が埋設材料で充填され完全に平坦化され
ているため、この平坦化された表面に形成される内側ボ
ックスマークの寸法精度が非常に向上するようになる。
ックスマーク溝が埋設材料で充填され完全に平坦化され
ているため、この平坦化された表面に形成される内側ボ
ックスマークの寸法精度が非常に向上するようになる。
【００４９】また、本発明では、自動重ね合わせ測定に
おいて、測定エラーの発生頻度が大幅に減少する。これ
は、先述したレーザ光照射で検知されるパターンの端部
すなわちパターンの辺部が減少するようになるからであ
る。
おいて、測定エラーの発生頻度が大幅に減少する。これ
は、先述したレーザ光照射で検知されるパターンの端部
すなわちパターンの辺部が減少するようになるからであ
る。
【００５０】以上に説明した本発明の実施の形態では、
ＤＲＡＭの製造工程で、下層になる容量用のコンタクト
孔と上層になる容量下部電極パターンの重ね合わせを想
定して説明されている。この重ね合わせ測定用マークの
形成では、例えばノギスのようなマークの形成におい
て、主尺ノギス指標が、ＤＲＡＭ容量用のコンタクト孔
の形成工程で、層間絶縁膜の所定の領域に形成され、副
尺ノギス指標が、ＤＲＡＭの容量下部電極膜上に形成さ
れる場合について説明された。
ＤＲＡＭの製造工程で、下層になる容量用のコンタクト
孔と上層になる容量下部電極パターンの重ね合わせを想
定して説明されている。この重ね合わせ測定用マークの
形成では、例えばノギスのようなマークの形成におい
て、主尺ノギス指標が、ＤＲＡＭ容量用のコンタクト孔
の形成工程で、層間絶縁膜の所定の領域に形成され、副
尺ノギス指標が、ＤＲＡＭの容量下部電極膜上に形成さ
れる場合について説明された。
【００５１】しかし、本発明は、このような工程に限定
されることはない。この他に、下層にトレンチ型の素子
分離が形成され、上層にＭＯＳトランジスタのゲート電
極が重ね合わせして形成される場合がある。本発明はこ
のような場合にも同様にして適用される。
されることはない。この他に、下層にトレンチ型の素子
分離が形成され、上層にＭＯＳトランジスタのゲート電
極が重ね合わせして形成される場合がある。本発明はこ
のような場合にも同様にして適用される。
【００５２】すなわち、シリコン基板の表面に２つのス
リット状のシリコン溝が形成され、このシリコン溝はシ
リコン酸化膜の埋設材料で充填される。そして、このシ
リコン酸化膜で埋設され平坦化された２つのスリット状
のシリコン溝で主尺ノギス指標が構成される。さらに、
この平坦化されたシリコン溝上にゲート電極膜が堆積さ
れる。そして、フォトリソグラフィ工程でこのゲート電
極膜上にゲート電極用のレジストパターンが形成され
る。ここで、同時に副尺ノギス指標となるレジストパタ
ーンも形成されるようになる。
リット状のシリコン溝が形成され、このシリコン溝はシ
リコン酸化膜の埋設材料で充填される。そして、このシ
リコン酸化膜で埋設され平坦化された２つのスリット状
のシリコン溝で主尺ノギス指標が構成される。さらに、
この平坦化されたシリコン溝上にゲート電極膜が堆積さ
れる。そして、フォトリソグラフィ工程でこのゲート電
極膜上にゲート電極用のレジストパターンが形成され
る。ここで、同時に副尺ノギス指標となるレジストパタ
ーンも形成されるようになる。
【００５３】また、本発明の実施の形態で、層間絶縁膜
に形成される開口溝への埋設材料として、ポリシリコン
が使用される場合が説明されていた。この場合の埋設材
料としては、ポリシリコンの代りに高融点金属あるいは
高融点金属のシリサイドが用いられてもよいことに言及
しておく。
に形成される開口溝への埋設材料として、ポリシリコン
が使用される場合が説明されていた。この場合の埋設材
料としては、ポリシリコンの代りに高融点金属あるいは
高融点金属のシリサイドが用いられてもよいことに言及
しておく。
【００５４】
【発明の効果】以上に説明したように本発明の場合で
は、重ね合わせ測定用の主尺ノギス指標あるいは自動重
ね合わせ測定用外側ボックスマークが、半導体チップ上
の層間絶縁膜あるいはシリコン基板に、互いに隣接する
スリット状の２つの溝として形成される。そして、この
２つのスリット状の溝には別の材料膜が埋設され完全に
この溝部は平坦化される。
は、重ね合わせ測定用の主尺ノギス指標あるいは自動重
ね合わせ測定用外側ボックスマークが、半導体チップ上
の層間絶縁膜あるいはシリコン基板に、互いに隣接する
スリット状の２つの溝として形成される。そして、この
２つのスリット状の溝には別の材料膜が埋設され完全に
この溝部は平坦化される。
【００５５】このために、この完全に平坦化された主尺
ノギスの指標上には、非常に高い寸法精度を有する副尺
ノギスの指標が容易に形成できるようになる。
ノギスの指標上には、非常に高い寸法精度を有する副尺
ノギスの指標が容易に形成できるようになる。
【００５６】そして、これらのために、主尺ノギスの指
標と副尺ノギスの指標の光学顕微鏡による重ね合わせ読
み取りが非常に簡単になり、その読み取り精度が大幅に
向上する。同様に、自動重ね合わせ測定の精度も大幅に
向上するようになる。
標と副尺ノギスの指標の光学顕微鏡による重ね合わせ読
み取りが非常に簡単になり、その読み取り精度が大幅に
向上する。同様に、自動重ね合わせ測定の精度も大幅に
向上するようになる。
【００５７】そして、このような重ね合わせ読み取り精
度の向上は、半導体素子の微細化および高密度化を促進
し、半導体デバイスの高集積化を容易にする。
度の向上は、半導体素子の微細化および高密度化を促進
し、半導体デバイスの高集積化を容易にする。
【図１】本発明の第１の実施の形態を説明する製造工程
順の断面図である。
順の断面図である。
【図２】本発明の第１の実施の形態を説明する製造工程
順の断面図である。
順の断面図である。
【図３】本発明のノギスを説明するためのノギス指標の
平面図である。
平面図である。
【図４】本発明の第２の実施の形態を説明するボックス
マークの断面図である。
マークの断面図である。
【図５】従来の技術を説明するための製造工程順の断面
図である。
図である。
【図６】従来の技術を説明するための製造工程順の断面
図である。
図である。
【図７】重ね合わせ測定を説明するためのノギスの平面
図である。
図である。
１，１０１ シリコン基板 ２，１０２ フィールド酸化膜 ３，１０３ ゲート電極 ４，１０４ 層間絶縁膜 ５，１０５ レジストマスク ６，１０６ コンタクト孔 ７，１０７ 第１の指標用開口 ７ａ，８ａ，９ａ，２２ 第１開口溝 ７ｂ，８ｂ，９ｂ，２３ 第２開口溝 ８，１０８ 第２の指標用開口 ９，１０９ 第３の指標用開口 １０，１１０ ポリシリコン膜 １１，１１１ ポリシリコン・プラグ １２ 埋設ポリシリコン １３，１１３ 容量下部電極膜 １４，１１４ 容量下部電極用レジストパターン １５，１１５ 第１の指標用レジストパターン １６，１１６ 第２の指標用レジストパターン １７，１１７ 第３の指標用レジストパターン ２１，１２１ 主尺ノギス指標 ２２ａ，２３ａ，２４ａ，２４ｂ 指標辺 ２４，１２２ 副尺ノギス指標 ３１ 第１外側ボックスマーク溝 ３２ 第２外側ボックスマーク溝 ３３，３４ 埋設材料 ３５，４４ 材料薄膜 ３６，４５ 内側ボックスマーク ４１ 外側ボックスマーク ４２，４３ サイドウォール材料 １１２ サイドウォール・ポリシリコン １２１ａ，１２１ａ’，１２１ｂ，１２１ｂ’ 指標
辺 １２２ａ，１２２ｂ 指標辺 １２３，１２８ 第１の指標 １２４，１２９ 第２の指標 １２５，１３０ 第３の指標 １２６，１３１ 第４の指標 １２７，１３２ 第５の指標
辺 １２２ａ，１２２ｂ 指標辺 １２３，１２８ 第１の指標 １２４，１２９ 第２の指標 １２５，１３０ 第３の指標 １２６，１３１ 第４の指標 １２７，１３２ 第５の指標
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−216001（ＪＰ，Ａ) 特開 平５−94933（ＪＰ，Ａ) 特開 平４−163908（ＪＰ，Ａ) 特開 平２−77111（ＪＰ，Ａ) 特開 平２−1106（ＪＰ，Ａ) 特開 平１−215022（ＪＰ，Ａ) 特開 昭51−80777（ＪＰ，Ａ) 特開 平９−74063（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/027 H01L 21/66
Claims (8)
- 【請求項１】 半導体装置の下層パターンと上層パター
ンとの重ね合わせ量を測定するための１対のマークを半
導体チップ上の前記下層と上層の所定の領域に有し、前
記１対のうち下層に形成される第１のマークが第１の材
料膜にスリット状に形成され第２の材料膜で埋設される
２つの溝で構成され、前記１対のうち上層に形成される
第２のマークが前記埋設された２つの溝を被覆する第３
の材料膜上に形成されたレジストパターンで構成されて
いることを特徴とする半導体装置。 - 【請求項２】 前記第１のマークが半導体チップ上に形
成されたノギスにおける主尺ノギスの指標であり、第２
のマークが副尺ノギスの指標であることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記主尺ノギスの指標である前記２つの
溝の離間距離が、前記副尺ノギスの指標であるレジスト
パターン幅より小さな値であることを特徴とする請求項
２記載の半導体装置。 - 【請求項４】 前記第１のマークが半導体チップ上に形
成された自動重ね合わせ測定用の外側ボックスマークで
あり、前記第２のマークが前記自動重ね合わせ測定用の
内側ボックスマークであることを特徴とする請求項１記
載の半導体装置。 - 【請求項５】 半導体基板上に層間絶縁膜を形成し前記
層間絶縁膜の所定の領域に２つのスリット状の開口溝を
隣接して形成する工程と、前記２つの開口溝に第１の導
電体材料膜を埋設する工程と、前記第１の導電体材料膜
の埋設された前記２つの開口溝を被覆する第２の導電体
材料膜を形成する工程と、前記第２の導電体材料薄膜上
にレジストパターンを形成する工程と、を含むことを特
徴とする半導体装置の製造方法。 - 【請求項６】 前記第１の導電体材料膜または前記第２
の導電体材料膜がポリシリコン膜であることを特徴とす
る請求項５記載の半導体装置の製造方法。 - 【請求項７】 半導体基板の所定の領域にスリット状の
２つの隣接するシリコン溝を形成する工程と、前記２つ
のシリコン溝に絶縁体材料膜を埋設する工程と、前記絶
縁体材料膜の埋設された前記２つのシリコン溝を被覆す
る第３の導電体材料膜を形成する工程と、前記第３の導
電体材料薄膜上にレジストパターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記絶縁体材料膜がシリコン酸化膜であ
り、前記第３の導電体材料膜が高融点金属のシリサイド
を含む薄膜であることを特徴とする請求項７記載の半導
体装置の製造方法。
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