KR19990067745A - 하부 층에 고정된 얼라인먼트 마크를 갖는 반도체 집적 회로 디바이스 - Google Patents
하부 층에 고정된 얼라인먼트 마크를 갖는 반도체 집적 회로 디바이스 Download PDFInfo
- Publication number
- KR19990067745A KR19990067745A KR1019990000114A KR19990000114A KR19990067745A KR 19990067745 A KR19990067745 A KR 19990067745A KR 1019990000114 A KR1019990000114 A KR 1019990000114A KR 19990000114 A KR19990000114 A KR 19990000114A KR 19990067745 A KR19990067745 A KR 19990067745A
- Authority
- KR
- South Korea
- Prior art keywords
- integrated circuit
- semiconductor
- circuit device
- semiconductor integrated
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 127
- 239000010410 layer Substances 0.000 claims abstract description 170
- 239000011229 interlayer Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims abstract description 20
- 238000009825 accumulation Methods 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 24
- 238000003860 storage Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 34
- 229910052710 silicon Inorganic materials 0.000 abstract description 34
- 239000010703 silicon Substances 0.000 abstract description 34
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 229920005591 polysilicon Polymers 0.000 description 33
- 125000006850 spacer group Chemical group 0.000 description 23
- 239000011241 protective layer Substances 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000005530 etching Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 150000008064 anhydrides Chemical class 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 150000002500 ions Chemical group 0.000 description 2
- 240000005523 Peganum harmala Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
반도체 다이내믹 랜덤 액세스 디바이스가, 메모리 셀들(27/32) 및 주변 회로의 회로 부품들을 포함하는 실질적인 반도체 서브구조(SB : substantial semiconductor sub-structure) 및 층간 절연층(28) 상에 형성된 얼라인먼트 마스크(30)와 같은 부속 패턴들을 포함하는 비실질적인 반도체 서브구조(ISB : insubstantial semiconductor sub-structure)를 포함하며, 얼라인먼트 마스크는 층간 절연층을 통하여 실리콘 기판(21)의 주표면에 고착된 스템부(stem portion)(30a)를 구비하고, 그에 따라서 얼라인먼트 마스크는 제조 공정 중에 할당된 위치에서 움직이지 않게 된다.
Description
본 발명은 반도체 집적 회로 디바이스에 관한 것으로서, 특히 그 제조 공정에 사용된 얼라인먼트 마크 등과 같은 부속 패턴을 갖는 반도체 집적 회로 디바이스에 관한 것이다.
전형적인 반도체 집적 회로 장치의 예는 다이내믹 랜덤 액세스 메모리 디바이스이다. 반도체 다이내믹 랜덤 액세스 메모리 디바이스는 1개의 메모리 셀 내에 1개의 데이타 비트를 저장하며, 1 트랜지스터 1 커패시터 메모리 셀이 가장 많이 이용되고 있다. 1 트랜지스터 1 커패시터 메모리 셀은 3차원 구조로 개발되어 왔다. 3차원 구조는 2차원 구조보다 점유 면적이 축소되며, 고밀도화에 보다 바람직하다. 고밀도 메모리는 각 메모리 셀에 할당된 점유 면적을 축소함으로써 달성된다. 각 메모리 셀에 할당된 점유 면적이 더 작아지더라도, 데이타 저장 특성의 신회성을 위하여 일정치 이상의 용량을 스토리지 캐퍼시터가 갖을 것이 요구되며, 3차원 구조는 제조자가 메모리 셀에 대한 점유 면적을 중복 사용할 수 있도록 한다.
적층형 커패시터가 반도체 다이내믹 랜덤 액세스 메모리 디바이스에 가장 많이 이용되고 있다. 이와 같은 적층형 커패시터의 이점은 주변 회로들로부터의 알파 입자들 및 노이즈에 대한 내성이 크다는 것이다. 이와 같은 큰 내성이 최소 커패시턴스가 축소되게 하며, 제조자가 각 메모리 셀에 할당된 점유 면적을 더 축소할 수 있도록 한다. 이와 같이, 적층형 커패시터는 0.12 ㎛ 정도의 설계 기준으로 제조된 4 기가 비트 다이내믹 랜덤 액세스 메모리 디바이스에 이용 가능하다. 따라서, 적층형 커패시터는 계속 발전되어 왔으며, 향상된 적층 커패시터의 예로서는 미세 구조, 실린더형 구조 및 반구형 그래인드 구조 등이 있다.
제조자가 실리콘 웨이퍼 상에 반도체 다이내믹 랜덤 액세스 메모리 디바이스를 제조하는 동안, 다양한 패턴의 이미지들이 서로 다른 단계들에서 실리콘 웨이퍼에 피착된 도전층들 및 절연층들을 개별적으로 덮는 포토레지스트층들로 포토마스크들로부터 광학적으로 전달되며, 이 도전층들 및 절연층들은 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 구성 층들로 패터닝된다. 이와 같이, 패턴 전달에는 광식각법 및 에칭법이 필요하다.
도전 패턴 및 절연 패턴은 서로 정확히 얼라인될 필요가 있으며, 다양한 부속 패턴들이 반도체 구조의 부분을 형성하는 주요 패턴들과 함께 반도체 구조로 전달된다. 이와 같은 부속 패턴들은 다양한 얼라인먼트 작업들, 오버레이 정밀도의 측정 및 패턴 지아미트리의 측정 등에 사용된다. 부속 패턴들은 반도체 구조에 영향을 끼치며, 반도체 구조의 형성에 같이 참여한다. 부속 패턴들에 의해 영향 받은 반도체 구조의 부분은 메모리 셀들 및 주변 회로들을 형성하지 않는다. 이하에서는, 이와 같은 반도체 구조의 일부를 "비실질적인 반도체 서브구조(insubstantial semiconductor substructure)"라 부른다. 다른 한편으로, 주요 패턴들도 역시 반도체 구조에 영향을 끼치고, 메모리 셀들의 부품들 또는 주변 회로들의 부품들을 형성한다. 이하에서는, 주요 패턴들에 의해 영향 받은 반도체 구조의 일부를 "실질적인 반도체 서브구조(substantial semiconductor substructure)"라 부른다.
도 1a 내지 1f는 핀형 저장 커패시터를 갖는 형태의 반도체 다이내믹 랜덤 액세스 메모리 디바이스를 제조하기 위한 종래의 공정을 도시한다. 종래의 공정은 p형 실리콘 기판(1)의 준비로 시작한다. 필드 산화층(2)은 p형 실리콘 기판(1)의 주표면 상에서 선택적으로 성장되어 주표면 내의 액티브 영역들을 정의한다. 이 액티브 영역들은 열적으로 산화되고, 게이트 산화층들(3)이 액티브 영역들 상이 개별적으로 성장된다. 도전 재료는 이 반도체 구조의 전체 표면 위에 피착되며, 이 도전 재료층은 광식각 및 에칭을 통해 선택적으로 제거된다. 그 결과, 도전 재료층이 필드 산화층(2) 및 게이트 산화층들(3)을 지나 연장되는 게이트 라인들(4)로 패터닝된다.
n형 불순물은 게이트 라인들(4) 및 필드 산화층(2)과 자기 정합(self-aligned)적으로 액티브 영역 내로 이온 주입되어 n형 소스 영역들(5) 및 n형 드레인 영역들(6)을 형성한다. 실리콘 산화막은 이 반도체 구조의 전 표면에 걸쳐 피착되어, 도 1a에 도시된 바와 같은 층간 절연층(7, inter-level insulaing layer)을 형성한다.
보로-포스포-실리케이트 글래스(boro-phospho-silicate glass)는 층간 절연층(7) 위에 피착되어, 도 1b에 도시된 바와 같은 스페이서층(8 spacer layer)을 형성한다. 노드 컨택홀들에 대한 패턴 이미지는 포토마스크(도시 생략)로부터 광식각법을 사용함으로써 스페이서층(8) 위를 덮는 포토레지스트층으로 전달되며, 스페이서층(8) 및 층간 절연층(7)은 노드 컨택홀들(9)이 층간 절연층(7) 및 스페이서층(8) 내에 형성되도록 선택적으로 에칭된다. n형 사우어 영역들(9)은 도 1c에 도시된 바와 같이 노드 컨택홀들(9)에 개별적으로 노출된다.
인-도핑 폴리실리콘은 스페이서층(8)의 전 표면에 걸쳐 피착된다. 인-도핑 폴리실리콘이 노드 컨택홀들(9)을 채워, 스페이서층(8) 상에 인-도핑 폴리실리콘층을 형성한다. 포토레지스트가 이와 같은 인-도핑 폴리실리콘층 위를 덮고, 소프트 베이킹에 의해 포토레지스트층을 형성한다. 축적용 전극들에 대한 패턴 이미지 및 얼라인먼트 마크와 같은 부속 패턴 이미지는 포토마스크(도시 생략)로부터 인-도핑 폴리실리콘층으로 전달되며, 축적용 전극들에 대한 레이턴트(latent) 이미지 및 얼라인먼트 마크에 대한 또 다른 레이턴트 이미지는 포토레지스터층 내에 형성된다. 이 레이턴트 이미지들이 현상되고, 포토레지스트 에칭 마스크(도시 생략)가 인-도핑 폴리실리콘층 상에 형성된다.
포토레지스트 에칭 마스크를 사용하여, 인-도핑 폴리실리콘은 선택적으로 에칭되며, 축적용 전극들(10) 및 얼라인먼트 마크(11)가 스페이서층(8) 상에 형성된다. 얼라인먼트 마크(11)는 웨이퍼 얼라인먼트에 대해 사용되며, 종래의 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 회로 부품의 일부를 형성하지는 않는다. 이와 같이, 도 1d에 도시된 바와 같이, 최종 반도체 구조는 비실질적인 반도체 서브구조 ISB 및 실질적인 반도체 서브구조 SB를 형성한다.
스페이서층(8)은 불산 무수화물과 같은 에칭액으로 노출되며, 이 에칭액은 반도체 구조로부터 스페이서층을 제거한다. 그 결과, 축적용 전극들(9) 및 얼라인먼트 마크의 전하 축적용 부분들(9a)은 도 1e에 도시된 바와 같이 층간 절연층(7)으로부터 간격을 두게 된다. 그 간격이 저장 커패시터들의 커패시턴스를 증가시키기 위한 전하 축적용 부분들(9a)과 층간 절연층 사이에 필요하더라도, 얼라인먼트 마크(11)는 비실질적인 반도체 서브구조 ISB 로부터 분리되어 이동 가능하게 된다.
얼라인먼트 마크(11)는 세척 단계 동안 실질적인 반도체 서브구조 SB로 이동되고, 축적용 전극들(9)과 같은 실질적인 반도체 서브구조 SB의 부품들에 용이하게 부착될 수 있게 된다.
계속해서, 도 1f에 도시된 바와 같이, 축적용 전극들(9)은 다일레트릭층(12)으로 둘러싸이며, 인-도핑 폴리실리콘 조각(11a)이 또한 그 다일레트릭층(12)을 둘러싼다. 셀 플레이트 전극(도시 생략)은 다일레트릭층(12)을 통해 축적용 전극들(9)에 대향되게 위치된다. 얼라인먼트 마크(11)는 저장 커패시터들 사이에서 단락 회로의 원인이 되며, 메모리 셀에 결함이 발생하게 한다. 그러므로, 얼라인먼트 마크(11)는 종래의 반도체 다이내믹 랜덤 액세스 메모리 디바이스를 열화시키며, 저수율이 발생하는 원인이 된다.
본 발명의 주목적은, 반도체 집적 회로 디바이스의 제조 공정 중에 그 부속 패턴들이 파손되는 것이 방지되는 반도체 집적 회로 디바이스를 제공하는 데 있다.
이 목적을 달성하기 위하여, 본 발명은 부속 패턴을 컨택홀을 통하여 하부층에 고착시키는 것을 제안한다.
본 발명의 일 국면에 따르면, 반도체 기판 상에 제조된 반도체 집적 회로 디바이스로서, 상기 반도체 기판의 제1 부분 상에 제조된 1 이상의 회로 부품(32; 53; 64)을 포함하고 집적 회로의 일부를 형성하는 실질적인 반도체 서브구조; 및 비실질적인 반도체 서브구조를 포함하는 반도체 집적 회로 디바이스가 제공되는데, 상기 비실질적인 반도체 서브구조는 상기 반도체 기판의 제2 부분 상에 또는 위에 형성된 하부층, 및 상기 하부층을 피복하며, 상기 하부층에 이르는 제1 컨택홀을 갖는 층간 절연층 및 상기 반도체 집적 회로 디바이스의 제조시에 사용되는 부속 패턴을 더 포함하며, 상기 부속 패턴은 상기 층간 절연층 위에 형성된 패턴부 및 상기 제1 컨택홀을 통하여 상기 하부층에 고착되는 앵커 폴을 구비하고 있다.
도 1a 내지 도 1f는 반도체 다이내믹 랜덤 액세스 메모리 디바이스를 제조하는 종래의 공정을 도시하는 단면도.
도 2는 본 발명에 따른 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 구조를 도시하는 단면도.
도 3a 내지 도 3e는 반도체 다이내믹 랜덤 액세스 메모리 디바이스를 제조하는 공정을 도시하는 단면도.
도 4는 종래의 반도체 다이내믹 랜덤 액세스 메모리 디바이스에 대한 부속 마크들을 도시하는 평면도.
도 5는 본 발명에 따른 반도체 다이내믹 랜덤 액세스 메모리 디바이스에 대한 부속 마크들을 도시하는 평면도.
도 6은 본 발명에 따른 다른 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 구조를 도시하는 단면도.
도 7은 본 발명에 따른 또 다른 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 구조를 도시하는 단면도.
도 8은 도 7에 도시된 반도체 다이내믹 랜덤 액세스 메모리 디바이스에 대응하는 종래의 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 구조를 도시하는 단면도.
도 9는 본 발명에 따른 또 다른 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 구조를 도시하는 단면도.
도 10은 도 9에 도시된 반도체 다이내믹 랜덤 액세스 메모리 디바이스에 대응하는 종래의 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 구조를 도시하는 단면도.
도 11은 반도체 집적 회로 디바이스에 통합된 부속 패턴의 레이아웃을 도시하는 평면도.
도 12a 내지 도 12d는 도 11의 라인 A-B를 따라 절취한 단면도들로서, 반도체 집적 회로 디바이스를 제조하는 공정을 도시하는 단면도.
도 13은 본 발명에 따른 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 일부를 형성하는 커패시터의 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : p형 실리콘 기판
22 : 필드 산화층
23 : 게이트 산화층
24 : 게이트 라인
25 : n형 소스 영역
26 : n형 드레인 영역
27 : n 채널 인핸스먼트형 액세스 트랜지스터
28 : 층간 절연층
28a, 28b : 컨택홀
29 : 축적용 전극
30 : 얼라인먼트 마크
<제1 실시예>
도 2에서는 본 발명의 구현인 반도체 다이내믹 랜덤 액세스 메모리가 p형 실리콘 기판(21) 상에 제조된다. 필드 산화층(22)은 p형 실리콘 기판(21)의 주표면 상에서 선택적으로 성장되어, p형 실리콘 기판(21)의 부면 내에서 액티브 영역들을 정의한다.
게이트 산화층들(23)은 액티브 영역들 상에서 성장되고, 게이트 라인들(24)은 필드 산화층(22) 및 게이트 산화층들(23) 상에서 연장된다. n형 소스 영역들(25) 및 n형 드레인 영역들(26)은 게이트 라인들(24) 및 필드 산화층(22)과 자기 정합적인 방식으로 액티브 영역들 내에 형성된다. 게이트 산화층(23), 게이트 라인(24), n형 소스 영역(25) 및 n형 드레인 영역(26)은 그 전체로서 n 채널 인핸스먼트형 액세스 트랜지스터(27)를 구성한다. 도 2에 도시되지는 않았지만, 주변 회로들의 회로 부품들은 다른 액티브 영역들(도시 생략) 상에서 제조된다.
n 채널 인핸스먼트형 액세스 트랜지스터들(27)은 실리콘 산화막의 층간 절연층(28)으로 덮인다. 액티브 영역들 위의 이 반도체 구조의 일부는 실질적인 반도체 서브구조 SB 이며, 필드 산화층(22) 위의 이 반도체 구조의 다른 일부는 비실질적인 반도체 서브구조 ISB 이다.
컨택홀들(28a/28b)은 층간 절연층(27) 내에 형성된다. 컨택홀들(28a)은 실질적인 반도체 서브구조 SB 내에 형성되며, 다른 컨택홀들(28b)은 비실질적인 반도체 서브구조 ISB 내에 형성된다.
축적용 전극들(29)은 층간 절연층(27) 위에 형성되며, 각 축적용 전극(29)은 스템부(29a, stem portion)와 축적용 전극(29b)를 갖는다. 축적용 전극들(29)은 인-도핑 폴리실리콘 또는 비소-도핑 폴리실리콘으로 형성된다. 스템부(29a)는 컨택홀(28a)을 통과하며, n형 소스 영역(25)에 접촉된 채로 고정된다. 축적용 전극(28b)는 층간 절연층(27)으로부터 간격을 두고 있는데, 스템부(29a)와 일체화되어 있다.
한편, 예를 들어 얼라인먼트 마크(30)와 같은 부속 패턴은 층간 절연층(27) 상에 형성된다. 얼라인먼트 마크(30)는 인-도핑 폴리실리콘 또는 비소-도핑 폴리실리콘으로 형성되며, 축적용 전극들(30)과 동시에 패터닝된다. 얼라인먼트 마크(30)는 앵커 폴(30a, anchor pole)과 마크부(30b, mark portion)를 갖는다. 마크부(30b)는 층간 절연층(27) 위로 돌출되며, 앵커 폴(30a)과 일체화되어 있다. 앵커 폴(30a)은 컨택홀(28b)을 통과하며, p형 실리콘 기판(21)의 주표면에 고전된다. 앵커 폴(30a)의 저면은 p형 실리콘 기판(21)과 접촉된 채로 고정되며, 마크부(30b)는 층간 절연층(27)으로부터 간격을 두고 있다. 이와 같이, 얼라인먼트 마크(30)는 p형 실리콘 기판(21)의 주표면에 고정되며, 비실질적인 반도체 서브구조 ISB 로부터 결코 분리되어 있지 않다.
층간 절연층(27) 위로 돌출되어 있는 축적용 전극들(29)은 다일레트릭층(31)으로 둘러 싸이며, 층간 절연층(27)위로 돌출되어 있는 얼라인먼트 마크(30) 역시 다일레트릭층(31)으로 둘러 싸인다. 셀 플레이트 전극 CP는 다일레트릭층(31)을 통해 축적용 전극들(29)과 접하며, 셀 플레이트 전극 CP, 다일레트릭층(31) 및 축적용 전극(29)은 그 전체로서 핀형 저장 커패시터(32)를 구성한다.
이하의 설명은 도 3a 내지 3e를 참조하여 반도체 다이내믹 랜덤 액세스 메모리 디바이스 제조 공정에 대한 것이다. 제조 공정은 p형 실리콘 기판(1)의 준비로 시작된다. 필드 산화층(22)은 p형 실리콘 기판(21)의 주표면 상에서 선택적으로 성장되어, 주표면 내에서 액티브 영역들을 정의한다. 액티브 영역들은 열적으로 산화되며, 게이트 산화층들(23)은 그 액티브 영역들 상에서 개별적으로 성장된다. 도전 재료가 그 반도체 구조의 전면 위에 피착되며, 이 도전 재료층은 광식각법 및 에칭에 의해 선택적으로 제거된다. 그 결과, 도전 재료층은 필드 산화층(22) 및 게이트 산화층들(23) 위로 연장되는 게이트 라인들로 패터닝된다.
n형 불순물은 게이트 라인들(24) 및 필드 산화층(22)과 자기 정합적으로 액티브 영역들 내로 이온 주입되어, n형 소스 영역들(25) 및 n형 드레인 영역들(26)을 형성한다. 게이트 산화층(23), 게이트 라인(24)의 일부, n형 소스 영역(25) 및 n형 드레인 영역(26)은 그 전체로서 n 채널 인핸스먼트형 액세스 트랜지스터(27)를 구성한다.
보로-포스포-실리케이트 글래스 및 실리콘 산화막은 이 반도체 구조의 전면 위에 연속적으로 피착되어, 도 3a에 도시된 바와 같은 층간 절연층(27)을 형성한다. 보로-포스포-실리케이트 글래스층의 두께는 1 ㎛ 단위이다. 보로-포스포-실리케이트 글래스는 층간 절연층(27) 위에 300 ㎚ 두께로 피착되어, 도 3b에 도시된 바와 같은 스페이서층 SP를 형성한다.
포토레지스트층이 스페이서층 SP 상에 형성되도록, 포토레지스트 용액이 이 스페이서층 SP 위를 덮고 베이킹된다. 노드 컨택홀들에 대한 패턴 이미지 및 앵커 컨택홀에 대한 패턴 이미지는 포토마스크로부터 포토레지스트층으로 전달되며, 먼택홀들에 대한 주 레이턴트 이미지 및 앵커 컨택홀에 대한 부속 레이턴트 이미지는 포토레지스트층 내에서 형성된다. 주 레이턴트 이미지 및 부속 레이턴트 이미지는 포토레지스트 에칭 마스크 PH가 스페이서층 SP 상에 형성되도록 현상된다. 포토레지스트 에칭 마스크 PH는 실질적인 반도체 서브구조 SB 내에서 개구들을 가지며, 또 다른 개구는 비실질적인 반도체 서브구조 ISB 위에 위치된다.
포토-레지스트 에칭 마스크 PH를 이용하여, 스페이서층 SP과 층간 절연층(28)을 선택적으로 에칭하여 층간 절연층(28)과 스페이서층 SP 내에 노드 컨택홀(28a)과 앵커 컨택홀(28b)이 형성되도록 한다. 도 3c에 나타난 바와 같이, n형 소스 영역(25)들은 노드 컨택홀들(28a)에 노출되고, 앵커 컨택홀(28b)은 필드 산화층(22)을 통하여 p-형 실리콘 기판(21)의 주표면에 도달한다. 포토-레지스트 에칭 마스크 PH는 제거된다.
인-도핑 폴리실리콘 또는 비소-도핑 폴리실리콘은 스페이서층 SP의 전체 표면 상에 피착된다. 인-도핑 폴리실리콘 또는 비소-도핑 폴리실리콘은 노드 컨택홀(28a)들과 앵커 컨택홀(28b)을 채우고, 스페이서층 SP 상에 도핑된 폴리실리콘층을 형성한다. 포토-레지스트는 도핑된 폴리실리콘층 상에 확산되고, 소프트 베이킹을 통하여 포토-레지스트층을 형성한다. 축적용 전극에 대한 패턴 이미지와 얼라인먼트 마스크와 같은 부속 패턴 이미지는 포토마스크(도시되지 않음)로부터 도핑된 폴리실리콘층으로 전달되고, 축적용 전극에 대한 레이턴트 이미지와 얼라인먼트 마스크에 대한 다른 레이턴트 이미지는 포토레지스트층 내에 형성된다. 레이턴트 이미지들이 현상되고, 포토레지스트 에칭 마스크(도시되지 않음)가 도핑된 폴리실리콘층 상에 형성된다.
포토레지스트 에칭 마스크를 이용하여, 도핑된 폴리실리콘이 선택적으로 에칭되고, 축적용 전극(29)들과 얼라인먼트 마크(30)가 스페이서층 SP 상에 형성된다. 이 얼라인먼트 마크(30)는 웨이퍼 정렬용으로 사용되고, 반도체 다이내믹 랜덤 액세스 메모리 디바이스 내에 결합된 일부 회로 소자를 형성하지 않는다. 각 축적용 전극(29)은 노드 컨택홀(28a)을 관통하는 스템부(29a)와 스페이서층(28) 상에 배치된 축적용 전극(29b)를 가진다. 얼라인먼트 마크(30)는 일종의 절연 패턴이고, 스페이서층 SP 상에 앵커 폴(30a)과 마크부(30b)를 가진다.
축적용 전극(29)들은 노드 컨택홀(28a)들을 관통하여, 각기 n형 소스 영역(25)들과 접속된다. 따라서, 이 축적용 전극(29)들은 실질적인 반도체 서브구조 SB 내에 위치하게 된다. 한편, 앵커 폴(30b)은 앵커 컨택홀(29b)을 관통하고, 필드 산화층(22)을 통하여 p형 실리콘 기판(21)의 주표면에 도달한다. 따라서, 도 3d에 나타난 바와 같이 얼라인먼트 마크(30)는 p형 실리콘 기판(21)의 주표면에 고정(anchor)되고, 비실질적인 반도체 서브구조 ISB 내에 놓여진다.
스페이서층 SP는 불산 무수화물과 같은 에칭액에 노출되고, 이 에칭액은 반도체 구조로부터 스페이서층 SP를 제거한다. 그 결과, 축적용 전극(29b)들과 마크부(30b)는 도 3e에 나타난 바와 같이 층간 절연층(28)으로부터 이격된다. 축적용 전극들/마크부들(29b/30b)과 층간 절연층(28)의 하부 표면들 간에 간격이 생기고, 축적용 전극(29b)들의 하부 표면들은 간격에 노출된다. 따라서, 축적용 전극(29b)의 하부 표면은 후술되는 바와 같이 신호 전하 축적용으로 이용가능하다. 마크부(30b)가 층간 절연층(28)으로부터 이격된다고 할지라도, 앵커 폴(30a)은 다음 단계의 세척 단계 동안 마크부(30a)가 제거되지 않게 한다.
세척 단계 이후, 유전 재료는 이 반도체 구조의 전체 표면 상에 피착되어 다일레트릭층(31)을 형성한다(도 2를 참조). 축적용 전극(29b)들의 하부 표면들은 이 다일레트릭층(31)으로 피착되고, 신호 전하 축적용으로 이용된다. 폴리실리콘과 같은 도전 재료가 이 반도체 구조의 전체 표면 상에 피착되어, 폴리실리콘층을 형성한다. 포토레지스트 에칭 마스크(도시되지 않음)는 광식각법을 통해 폴리실리콘층 상에 놓여지고, 이 폴리실리콘층은 셀 플레이트 전극 CP으로 패터닝된다. 축적용 전극(29), 다일레트릭층(31) 및 셀 플레이트 전극 CP 전체는 핀형 저장 커패시터(32)를 구성한다.
예를 들어, p형 실리콘 기판(21)의 주표면이 하부층에 대응되고, 얼라인먼트 마크(30)는 부속 패턴으로서 제공된다.
상술한 설명으로 부터 알 수 있는 바와 같이, 얼라인먼트 마크(30)와 같은 부속 패턴은 p형 실리콘 기판(21)의 주표면에 앵커되고, 세척 단계 동안 제거되지 않는다. 이 얼라인먼트 마크(30)로 인해서 어떠한 단락 회로도 발생되지 않는다. 따라서, 앵커 폴(30a)은 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 신뢰도를 향상시키고, 제조 수율은 확실히 향상된다.
실제 제조에 있어서, 부속 마크들은 제조 공정 동안 사용된다. 이 부속 마크(35)들이 도 4에 나타난 종래 기술의 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 스페이서층 SP 상에 배열된다고 할지라도, 부속 마크(35)들은 도 5에 나타난 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 앵커 폴(36)들에 의해 실리콘 기판의 주표면과 같은 하부층에 앵커되고, 앵커 폴(36)들은 이에 할당된 부분으로부터 부속 마크(35)들이 제거되지 않게 한다.
<제2 실시예>
도 6은 본 발명을 구현한 다른 반도체 다이내믹 랜덤 액세스 메모리 디바이스를 도시한다. 제2 실시예에 따른 반도체 다이내믹 랜덤 액세스 메모리 디바이스는 부속 패턴(41)을 제외하고 제1 실시예와 유사하고, 다른 층들 및 영역들은 상세한 설명없이 제1 실시예의 해당 층들 및 해당 영역들을 지칭하는 동일 참조 번호가 붙여진다.
예를 들어, 부속 패턴(41)은 얼라인먼트 마크로서 제공되고, 축적용 전극(29)들과 함께 패터닝된다. 부속 패턴(41)은 필드 산화층(22) 상에 마크부(41a)를 도전 스트립(41)을 접속하는 앵커 폴(41b)과 층간 절연층(28) 상에 마크부(41a)를 가진다. 도전 스트립(42)은 게이트 라인(24)들과 함께 패터닝되어, 하부층으로서 제공된다. 따라서, 마크부(41a)는 앵커 폴(41b)에 의해 도전 스트립(42)에 고정된다. 이 앵커 폴(41b)은 이에 원래부터 할당된 영역으로부터 마크부(41a)는 제거되지 않게 한다.
<제3 실시예>
앵커 폴(30a/41b)은 핀형 축적용 전극과 함께 패턴된 얼라인먼트 마크는 물론 적층형 축적용 전극에 바람직하다. 도 7은 반도체 다이내믹 랜덤 액세스 메모리 디바이스에 결합된 다이내믹 랜덤 액세스 메모리 셀과 부속 마크를 도시한다. 다이내믹 랜덤 액세스 메모리 셀은 실리콘 기판(51) 상에 선택적으로 성장된 필드 산화층(50)에 의해 정의된 액티브 영역에 할당된다. 다이내믹 랜덤 액세스 메모리 셀은 액세스 트랜지스터(52)와 저장 커패시터(53)를 포함한다. 이 액세스 트랜지스터(52)는 액티브 영역의 일부 상에 성장된 게이트 산화층(54), 이 게이트 산화층(54) 상에 신장되는 게이트 라인(55) 및 이 게이트 라인(55)과 필드 산화층(50)과 셀프-얼라인된 소스/드레인 영역들(56/57)을 포함한다. 액세스 트랜지스터(52)와 필드 산화층(50)은 층간 절연층(58)으로 피복되고, 이 층간 절연층(58)은 보론-포스포-실리케이트 글래스층과 실리콘 산화층으로 구성된다. 실리콘 산화물로 이루어진 보호층(59)은 층간 절연층(58) 상에 적층되며, 200 ㎚ 두께를 가진다. 노드 컨택홀(60a)과 앵커 컨택홀(60b)은 보호층(59)과 층간 절연층(58)을 관통하여, 소스 영역(56)과 실리콘 기판(51)의 주표면에 도달한다. 축적용 전극(61)은 보호층(59) 상에 패터닝되고, 노드 컨택홀(60a)을 통하여 소스 영역(56)과 접촉된다. 또한, 얼라인먼트 마크(62)는 보호층(59) 상에 패터닝되고, 보호층(62a)과, 실리콘 기판(51)의 주표면과 마크부(62a) 사이를 접속하는 앵커 폴(62b) 상에 마크부(62a)를 가진다.
얼라인먼트 마크(62)는 도 8에 나타난 종래 기술의 반도체 다이내믹 랜덤 액세스 메모리 디바이스에 결합된 얼라인먼트 마크(63)와는 다르다. 이 얼라인먼트 마크(63)는 보호층(59) 상에 간단하게 패터닝되고, 앵커 폴에 수반되지는 않는다. 보호층(59)이 제거되지 않는다고 할지라도, 측면 에칭은 무시할 수 있으며, 얼라인먼트 마크(62/63)의 하부 표면에 갭(64)이 발생한다. 최소 패턴 사이즈가 감소되는 경우, 축적용 전극/얼라인먼트 마크(61/62/63)의 종횡비(aspect ratio)는 커지고, 갭(64)으로 인해 얼라인먼트 마크(62/63)가 분리된다. 이러한 상황에서, 앵커 폴(62b)는 얼라인먼트 마크(62)가 보호층(59)으로부터 분리되는 것을 방지한다.
축적용 전극(61)과 마크부(62a)는 다일레트릭층(도시되지 않음)으로 피복되고, 셀 플레이트 전극(도시되지 않음)은 다일레트릭층을 통하여 축적용 전극(61)에 대향된다.
마크부(62a)는 앵커 폴(62b)에 의해 실리콘 기판(51)의 주표면에 고정된다. 따라서, 앵커 폴(62b)은 반도체 다이내믹 랜덤 액세스 메모리 디바이스의 신뢰도를 향상시키고, 제조 수율이 향상된다.
<제4 실시예>
도 9는 본 발명의 실시예에 따른 다른 반도체 다이내믹 랜덤 액세스 메모리 디바이스를 나타낸다. 실린더형 축적용 전극은 제4 실시예를 구현한 반도체 다이내믹 랜덤 액세스 메모리 디바이스에 결합된 저장 캐패시터의 일부를 형성한다. 반도체 다이내믹 랜덤 액세스 메모리 디바이스는 실리콘 기판(61) 상에 제조된다. 필드 산화층(62)은 실리콘 기판(61)의 주표면 상에서 선택적으로 성장되고, 실리콘 기판(61)의 주표면 상에 액티브 영역을 정의한다. 액티브 영역들 중의 하나는 메모리 셀에 할당된다.
메모리 셀은 액세스 트랜지스터(63)와 저장 캐패시터(64)를 포함한다. 액세스 트랜지스터(63)는 액티브 영역의 일부 상에 성장된 게이트 절연층(65), 게이트 절연층(65) 상에 연장된 게이트 라인(66), 및 게이트 라인(66)과 필드 산화층(62)에 셀프-얼라인된 소스/드레인 영역(67/68)을 포함한다. 액세스 트랜지스터(63)와 필드 산화층(62)은 층간 절연층(69)으로 도포되고, 보호층(70)이 층간 절연층(69) 상에 박층화된다.
노드 컨택홀(71)과 앵커 컨택홀(71b)은 보호층(70)과 층간 절연층(69)에 형성되고, 앵커 컨택홀(71b)은 필드 산화층(62)을 통해 더 관통한다. 실린더형 축적용 전극(72)은 보호층(70) 상에 형성되고 노드 컨택홀(71a)을 통해 소스 영역(67)과 접촉된다.
얼라인먼크 마크(73)와 같은 부속 패턴이 실린더형 축적용 전극(72)과 동시에 보호층(70) 상에 패턴된다. 얼라인먼크 마크(73)는 마크부(73a)와 앵커 폴(73b)을 갖는다. 마크부(73a)는 보호층(70) 상에 제공되고 앵커 폴(73b)과 합체된다. 앵커 폴(73b)은 앵커 컨택홀(71b)을 통과하고 실리콘 기판(61)의 주표면과 접촉된다. 갭(74)은 측면 식각에 기인하여 실린더형 축적용 전극(72a)의 하부 표면과 보호층(70) 사이에 그리고 마크부(73a)의 하부 표면과 보호층(70) 사이에 발생한다. 도 9에 도시되지는 않았지만, 실린더형 축적용 전극(72a)와 마크부(73a)는 다일레트릭층으로 도포되고, 셀 플레이트 전극은 실린더형 축적용 전극(72a)에 대향한다.
도 10은 도 9에 도시된 반도체 다이내믹 랜덤 액세스 메모리 디바이스에 대응하는 종래 기술의 반도체 다이내믹 랜덤 액세스 메모리 디바이스를 나타낸다. 종래 기술의 반도체 다이내믹 랜덤 액세스 메모리 디바이스는 얼라인먼트 마크(75)를 갖는다. 얼라인먼트 마크(75)는 얼라인먼트 마크(73)에 대응한다. 그러나, 얼라인먼트 마크(75)는 실리콘 기판(61)의 주표면에 고정되지 않는다. 이러한 이유 때문에, 얼라인먼트 마크(75)는 보호층(70)으로부터 벗겨지기 쉽다.
이에 따라, 앵커 폴(73b)은 마크부(73a)가 그에 할당된 영역으로부터 이동되지 않도록 해주고, 제조업자가 이러한 얼라인먼트 마크(73)를 사용함으로써 제조 수율을 향상시킬 수 있다.
<제5 실시예>
도 11은 본 발명의 실시예에 따른 반도체 집적 회로 디바이스의 일부를 나타낸다. 비록 도 11에 도시되지는 않았지만, 집적 회로 디바이스의 회로 소자들은 반도체 기판(81) 상에 제조된다. 회로 소자들은 실질적인 반도체 서브구조를 형성하고, 박스 마크 패턴(82)이 비실질적인 반도체 서브구조에 결합된다. 이하의 설명은 비실질적인 반도체 서브구조에 중점을 둔다.
박스 마크 패턴(82)은 반도체 집적 회로 디바이스를 제조하기 위한 프로세스에서 자동 얼라인먼트용으로 사용된다. 박스 마크 패턴은 외부 박스 마크 서브패턴(83)과 내부 박스 마크 서브패턴(84)을 포함한다. 외부 박스 마크 서브패턴(83)은 층간 절연층(81a)에 내장되고, 내부 박스 마크 서브패턴(84)은 층간 절연층(81a) 상에 형성된다. 내부 박스 마크 서브패턴(84)은 외부 박스 마크 서브패턴(83)으로 포위되고, 복수개의 박스 마크들(85/86/87)은 내부 박스 마크 서브패턴(84)을 형성한다. 앵커 컨택홀들(도 12a 내지 12d)은 층간 절연층(81a) 내에 형성되고, 박스 마크들(85/86/87)은 앵커 컨택홀들(88)을 통해실리콘 기판(81)의 주표면에 고정된다. 박스 마크들(85/86/87)은 그에 할당된 위치들에서 이동되지 않는다.
박스 마크 패턴(82)은 도 12a 내지 도 12d에 도시된 바와 같이 제조된다. 프로세스는 실리콘 기판(81)의 준비로부터 시작한다. 도면들에는 도시되지 않았지만, 예를 들어 전계 효과 트랜지스터와 같은 회로 기판들은 실리콘 기판(81)의 주표면에 정의된 액티브 영역 상에 제조된다. 실리콘 산화물이 실리콘 기판(81)의 주표면 상에 피착되어 층간 절연층(90)을 형성한다.
그루브(91, groove) 및 앵커 컨택홀들(88)은 광식각법 및 적절한 에칭을 사용하여 층간 절연층(90) 내에 형성된다. 직사각형 영역이 그루브(91)에 의해 정의되고, 앵커 컨택홀들(88)은 직사각형 영역에 개방된다. 그루브(91) 및 앵커 컨택홀들(88)은 폴리실리콘으로 채워진다. 그루브(91) 내의 폴리실리콘은 외부 박스 마크 서브패턴(83)을 형성하고, 앵커 컨택홀들(88) 내의 폴리실리콘은 앵커 폴들(92)을 형성한다.
실리콘 질화물이 이 구조의 전체 표면 상에 50 nm의 두께로 피착되어 층간 절연층(90) 상에 보호층(93)을 형성한다. 이어서, 실리콘 산화물이 보호층(93) 상에 500 nm의 두께로 피착되어 절연층(94)을 형성한다. 요부들(recesses, 95)이 도 12a에 도시된 바와 같이 광식각법 ?? 에칭을 사용하여 절연층(94)과 보호층(93)에 형성되고, 앵커 폴들(92)이 요부들(95)에 노출된다. 요부들(95)은 폭이 400 nm이다.
폴리실리콘이 이 구조의 전체 표면 상에 피착되어 폴리실리콘층(96)을 형성한다. 폴리실리콘층(96)은 앵커 폴(92)과 접촉한다. 폴리실리콘층(96)은 이 구조 위로 적합하게 연장되어 요부들(95) 내에 2차 요부들(97)을 정의한다. 스핀-온-글래스(98)가 도 12b에 도시된 바와 같이 2차 요부들(97)을 채운다.
폴리실리콘층(96)이 도 12c에 도시된 바와 같이 CMP(chemical mechanical polishing)를 사용하여 절연층(94)의 상부 표면으로부터 제거된다. 그 결과, 박스 마크들(85/86/87)이 도 12c에 도시된 바와 같이 요부들(95) 내에 각각 남겨진다. 절연층(94), 스핀-온-글래스(98), 및 보호층(93)이 식각되어 박스 마크들(85/86/87)이 도 12d에 도시된 바와 같이 층간 절연층(90) 상에 남겨진다. 박스 마크들(85/86/87)은 앵커 폴들(92)에 의해 실리콘 기판(81)의 주표면에 고정되어 그에 할당된 위치들로부터 이동하기가 어렵게 된다.
상술한 설명으로부터 이해할 수 있는 바와 같이, 반도체 집적 회로 디바이스의 제조에 사용된 부속 패턴이 하부층에 고정되어, 그에 할당된 위치로부터 이동되지 않는다. 이 부속 패턴은 반도체 집적 회로 디바이스의 회로 소자들을 브리지하지 않고, 제조 수율이 향상된다.
비록 본 발명의 특정한 실시예들이 도시되고 설명되었지만, 본 발명의 사상과 범위를 벗어나지 않고 다양한 변형들 및 변경들이 있을 수 있음을 본 분야의 기술자들은 명백히 알 것이다.
부속 패턴은 제조 공정에 사용되는 예를 들면 오버레이 정확성을 위한 캘리퍼들, 자동 중첩용 박스 마크 및/또는 측정용 마크와 같은 다른 종류의 패턴일 수 있다. 부속 패턴은 해상도 체크나 또는 디바이스 제조의 나중의 단계에서 수행되는 단락-회로 검사와 같은 검사에 사용될 수 있다.
부속 패턴은 축적용 전극들과 다른 회로 패턴과 함께 형성될 수 있다.
부속 패턴은 비트 라인들과 함께 형성된 다른 층에 고정될 수 있다.
저장 캐패시터의 축적용 전극은 도 13에 도시된 바와 같이 반구의 그레인형 구조를 가질 수 있다. 축적용 전극은 축적용 전극(100)를 갖고, 축적용 전극(100)의 표면은 전하 축적 영역을 증가시키기 위해 거칠게 되어 있다. 이러한 경우에, 부속 패턴은 축적용 전극(100)과 같은 구성을 가질 것이다.
Claims (15)
- 반도체 기판(21; 51; 61; 81) 상에 제조된 반도체 집적 회로 디바이스로서,상기 반도체 기판의 제1 부분 상에 제조된 1 이상의 회로 부품(32; 53; 64)을 포함하고 집적 회로의 일부를 형성하는 실질적인(substantial) 반도체 서브구조(SB), 및비실질적인(insubstantial) 반도체 서브구조(ISB)로서,상기 반도체 기판의 제2 부분 상에 또는 위에 형성된 하부층(21/51/61/81; 42의 표면 부분), 및상기 하부층을 피복하며, 상기 하부층에 이르는 제1 컨택홀(28b; 60b; 71b; 88)을 갖는 층간 절연층(28; 58/59; 69/70; 90)을 포함하는 비실질적인 반도체 서브구조를 포함하는 반도체 집적 회로 디바이스에 있어서,상기 비실질적인 반도체 서브구조는 상기 반도체 집적 회로 디바이스의 제조시에 사용되는 부속 패턴(30; 35/36; 41; 62; 73; 82)을 더 포함하며, 이 부속 패턴은 상기 층간 절연층 위에 형성된 패턴부(30b; 35; 41a; 62a; 73a; 83/85/86/87) 및 상기 제1 컨택홀을 통하여 상기 하부층에 고착되는 앵커 폴(anchor pole)(30a; 36; 41b; 62b; 73b; 92)을 구비하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제1항에 있어서, 상기 1 이상의 회로 부품은 제2 컨택홀(28a; 60a; 71a)을 통하여 상기 반도체 기판의 상기 제1 부분에 도달하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제1항에 있어서, 상기 1 이상의 회로 부품은 커패시터(32; 53; 64)로서,상기 층간 절연층 상에 형성된 제1 전극(29; 61; 72),상기 제1 전극과 접촉하여 배치된 다일레트릭층(31), 및상기 다일레트릭층과 접촉하여 배치된 제2 전극(CP)을 포함하는 커패시터인 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제3항에 있어서, 상기 커패시터는 액세스 트랜지스터(27; 52; 63)와 함께 다이내믹 랜덤 액세스 메모리를 형성하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제4항에 있어서, 상기 액세스 트랜지스터는 상기 반도체 기판의 표면 부분에 형성된 불순물 영역(25; 56; 67)을 가지며, 이 불순물 영역은 상기 층간 절연층에 형성된 제2 컨택홀(28a; 60a; 71a)을 통하여 상기 제1 전극의 스템부(stem portion)(29a)에 접속된 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제4항에 있어서, 상기 제1 전극을 형성하기 위한 도전성 재료가 상기 부속 패턴을 형성하기 위한 도전성 재료와 동일한 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제4항에 있어서, 상기 커패시터의 상기 제1 전극(29)은, 상기 층간 절연층(28) 위에 돌출한 상기 스템부(29a) 및 상기 스템부와 병합된 전하 축적부(29b)를 갖는 타입인 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제7항에 있어서, 상기 패턴부(30b)는 상기 전하 축적부(29b)와 형상이 동일한 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제4항에 있어서, 상기 커패시터(64)의 상기 제1 전극(72)은, 상기 층간 절연층(69/70) 상에 형성되고 상기 스템부와 병합된 실린더형 전하 축적부(72a)를 갖는 타입인 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제9항에 있어서, 상기 패턴부(73a)는 상기 실린더형 전하 축적부(72a)와 형상이 동일한 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제4항에 있어서, 상기 커패시터의 상기 제1 전극은, 상기 스템부에 접속된 반구형 그레인 구조(hemispherical grained structure)의 전하 축적부(100)를 갖는 타입인 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제1항에 있어서, 상기 부속 패턴은 포토리소그래피에서 얼라인먼트에 사용되는 얼라인먼트 마크(30; 35; 62; 73; 82; 41)를 갖는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제12항에 있어서, 상기 부속 패턴은,상기 비실질적인 반도체 서브구조의 제1 직사각형 영역을 둘러싸는 외부 박스 서브패턴(83), 및상기 하부층에 고착되고 상기 제1 직사각형 영역 내에 배치된 복수의 박스 마크들(85/86/87)을 갖는 내부 박스 서브패턴(84)을 포함하는것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제13항에 있어서, 상기 외부 박스 서브패턴은 상기 층간 절연층(90)에 매설되고, 상기 복수의 박스 마크들(85/86/87)은 상기 제1 직사각형 영역 안에 있는 제2 직사각형 영역의 가상 주변부(virtual periphery) 상에 배치된 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제1항에 있어서, 상기 부속 패턴은 상기 반도체 집적 회로 디바이스를 체크하여 상기 집적 회로가 흠결(defect)을 포함하고 있는지 여부를 확인하기 위한 테스트에 사용되는 마크를 갖는 것을 특징으로 하는 반도체 집적 회로 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000415A JPH11195764A (ja) | 1998-01-05 | 1998-01-05 | 半導体装置 |
| JP1998-415 | 1998-01-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990067745A true KR19990067745A (ko) | 1999-08-25 |
Family
ID=11473178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990000114A KR19990067745A (ko) | 1998-01-05 | 1999-01-05 | 하부 층에 고정된 얼라인먼트 마크를 갖는 반도체 집적 회로 디바이스 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH11195764A (ko) |
| KR (1) | KR19990067745A (ko) |
| CN (1) | CN1226083A (ko) |
| TW (1) | TW406430B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383420B1 (ko) * | 2000-03-27 | 2003-05-12 | 닛본 덴기 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| KR100398576B1 (ko) * | 2001-08-07 | 2003-09-19 | 주식회사 하이닉스반도체 | 정렬 정확도 향상방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6978539B2 (en) * | 2002-07-17 | 2005-12-27 | Compal Electronics, Inc. | Method for attaching an integrated circuit package to a circuit board |
| JP4979742B2 (ja) * | 2009-06-26 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN105448892B (zh) * | 2014-08-28 | 2019-07-26 | 中芯国际集成电路制造(上海)有限公司 | 一种用于接触孔对位的对位标记及其形成方法 |
| JP6619294B2 (ja) * | 2016-05-24 | 2019-12-11 | 新光電気工業株式会社 | 配線基板及びその製造方法と電子部品装置 |
-
1998
- 1998-01-05 JP JP10000415A patent/JPH11195764A/ja active Pending
- 1998-12-30 TW TW087121857A patent/TW406430B/zh not_active IP Right Cessation
-
1999
- 1999-01-05 KR KR1019990000114A patent/KR19990067745A/ko not_active Application Discontinuation
- 1999-01-05 CN CN99100012A patent/CN1226083A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383420B1 (ko) * | 2000-03-27 | 2003-05-12 | 닛본 덴기 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| KR100398576B1 (ko) * | 2001-08-07 | 2003-09-19 | 주식회사 하이닉스반도체 | 정렬 정확도 향상방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11195764A (ja) | 1999-07-21 |
| CN1226083A (zh) | 1999-08-18 |
| TW406430B (en) | 2000-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6376924B1 (en) | Position check mark | |
| KR100188822B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JP4536314B2 (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
| US5661325A (en) | SRAM structure | |
| US6395617B2 (en) | Method of manufacturing semiconductor device | |
| KR100300206B1 (ko) | 반도체장치및그제조방법 | |
| JP2003023108A (ja) | 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法 | |
| KR19990067745A (ko) | 하부 층에 고정된 얼라인먼트 마크를 갖는 반도체 집적 회로 디바이스 | |
| KR100368569B1 (ko) | 반도체장치및그제조방법 | |
| JP2669364B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US5937290A (en) | Method of manufacturing semiconductor integrated circuit devices using phase shifting mask | |
| KR100341159B1 (ko) | 2 개의 에칭 패턴을 이용하는 반도체 메모리 장치의 제조 방법 | |
| KR20220014587A (ko) | 반도체 소자 및 이의 제조 방법 | |
| JPH09172067A (ja) | 半導体装置およびその製造方法 | |
| US6734481B2 (en) | Semiconductor device having a monitor pattern | |
| JP2000114481A (ja) | 半導体記憶装置の製造方法 | |
| US20010049177A1 (en) | Method for manufacturing semiconductor devices | |
| KR100266898B1 (ko) | 디램 셀 캐패시터의 제조 방법 | |
| JP2969764B2 (ja) | 半導体装置及びその製造方法 | |
| JPH10209393A (ja) | 半導体装置及びその製造方法 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| KR100382545B1 (ko) | 반도체 소자의 제조방법 | |
| KR100269624B1 (ko) | 반도체장치의 콘택 형성방법 | |
| KR100304440B1 (ko) | 반도체소자의 제조방법 | |
| JPH07321227A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |