JPH09172067A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09172067A
JPH09172067A JP7268729A JP26872995A JPH09172067A JP H09172067 A JPH09172067 A JP H09172067A JP 7268729 A JP7268729 A JP 7268729A JP 26872995 A JP26872995 A JP 26872995A JP H09172067 A JPH09172067 A JP H09172067A
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JP
Japan
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opening
insulating film
conductive layer
strip
semiconductor device
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JP7268729A
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Inventor
Toshiaki Tsutsumi
聡明 堤
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks

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Abstract

(57)【要約】 【課題】 設計どおりの断面形状を備えたビアホールを
有する多層配線構造とその製造方法を得る。 【解決手段】 第１のアルミ配線３上にシリコン酸化膜
４を介在させ、この表面を露出する開口部６を有するシ
リコン窒化膜５を備える。さらに、第２のアルミ配線用
の配線溝１０を有するシリコン酸化膜７を備える。配線
用溝１０と開口部６との帯状に延びる部分が互いに重な
り合う領域に、第１のアルミ配線３に到達するビアホー
ル１１を備える。ビアホール１１は、この領域を異方性
エッチングすることにより自己整合的に形成されるの
で、精度よく形成することができる。この後、ビアホー
ル１１に埋込まれるプラグによって配線間の接続が良好
に行なわれ、電気的特性に優れ信頼性の高い半導体装置
を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、多層配線構造とその製造方法
に関するものである。
【０００２】
【従来の技術】ＬＳＩの高集積化には多層配線技術の進
歩が重要である。写真製版およびエッチングにより微細
な配線を形成するために、ますます下地の平坦化が要求
されるようになってきた。配線に対する精度の要求が厳
しくなる上、配線層の多層化が進み、平坦化技術は多層
配線の最も重要な課題のひとつである。
【０００３】このような目的のため、絶縁膜に導電膜を
埋込み形成する技術が開発されてきた。これは、絶縁膜
に溝を形成し、この溝の中に導電膜を埋込む技術であ
り、埋込み配線技術と呼ばれる。埋込み配線技術の中で
も、ビアホールと配線とを同時に形成する技術が、特公
平５−４６９８３号公報に示されている。
【０００４】まず、特公平５−４６９８３号公報に基づ
く従来の製造方法について簡単に図を用いて説明する。
【０００５】図４４に示すように、半導体基板１上に形
成された厚さ５０００〜１００００Åのシリコン酸化膜
２の配線溝に厚さ４０００〜１００００Åの第１の配線
３を形成する。第１の配線３上を含むシリコン酸化膜２
上に厚さ５０００〜１００００Åのシリコン酸化膜４を
形成する。さらに、このシリコン酸化膜４上に５００〜
１０００Åのシリコン窒化膜５を形成する。
【０００６】次に、図４５に示すように、所定の写真製
版およびエッチングによりシリコン窒化膜５にビアホー
ル用開口部２６を形成する。図４６は、この工程を上か
ら見たものである。ビアホール用開口部２６の底はシリ
コン酸化膜４が露出している。なお、図４４、４５は図
４６においてＡ−Ａにおける断面を示したものである。
【０００７】次に、図４７に示すように、ビアホール用
開口部２６を含むシリコン窒化膜５上に５０００〜１０
０００Åのシリコン酸化膜７を形成する。次に、シリコ
ン酸化膜７に第２の配線を形成するための配線用溝１０
を形成する。このとき、図４８に示すように、シリコン
窒化膜５をマスクとして、シリコン酸化膜４をエッチン
グしビアホール１１を開口する。ビアホール１１はシリ
コン窒化膜５のビアホール用開口部２６を通してエッチ
ングすることができるので、配線用溝１０とビアホール
１１とを同時に形成することができる。
【０００８】次に、図４９に示すように、ビアホールに
アルミなどの導電性膜を堆積してプラグ１３を形成した
後、配線用溝に第２のアルミ配線１２を形成する。この
とき、シリコン酸化膜７上に形成された導電性膜は研磨
法またはエッチング法を用いて除去する。なお、この先
行技術においてはシリコン窒化膜５の代わりにアルミの
酸化物を適用している。
【０００９】多層配線構造においては、ＬＳＩの高集積
化に伴い、ビアホールの縮小化が図られる。このため、
ビアホールの形状を制御することが次第に困難になって
きた。ハーフミクロン以降の時代においては、写真製版
に用いられるマスクと露光され形成されたフォトレジス
トとの形状の差異が顕著になってきた。たとえば、図４
５において、ビアホール用開口部２６を形成する際に用
いるマスクの開口形状が正方形であったとする。形成さ
れたフォトレジスト８の形状は図５０に示すように、直
径が正方形の一辺と同じ円形になってしまう。これは、
図５１に示すような理想的な正方形または長方形のフォ
トレジスト８のパターンに対し、その角部Ａが図５２に
示すように丸みを帯びるためである。この角の丸みは光
の回折現象により光が回り込むためで、原理的に避けら
れない問題である。ビアホールサイズが縮小されるに従
い、この丸みを帯びた角の部分の占める割合が大きくな
り、設計上期待するビアホールの面積より、現実の写真
製版により形成されたフォトレジストのビアホールの面
積がますます小さくなる。その結果、所望のビアホール
の接続抵抗が得られなくなるといった問題が生じる。こ
のような問題はホールサイズがハーフミクロン以下で特
に顕著になり、今後のクォーターミクロン時代の多層配
線技術においては、従来の配線形成方法ではデバイスの
性能のばらつきや信頼性の劣化などの問題を引き起こ
す。
【００１０】また、ビアホールが複数個隣接する場合の
レジストパターンを形成する場合、図５３に示すよう
に、フォトレジスト８のホール形状がさらに光の回折の
影響を受ける。この図から明らかなように、ビアホール
とビアホールとの間のフォトレジストが両ビアホール部
の回折現象により露光される。ビアホールとビアホール
の間のフォトレジストの幅は設計値よりも狭くなり、場
合によっては、この部分のフォトレジストが倒れたりあ
るいは剥離し、半導体基板の所望しない部分に剥離した
フォトレジストがのり上げ、エッチングマスクとなりパ
ターン不良をもたらすという問題がある。
【００１１】また、特開平３−１０８３５９号公報には
上記従来技術において、ビアホールを開口するときに、
マスク材として用いたシリコン窒化膜の代わりに、フォ
トレジストをマスクとして形成する方法が開示されてい
る。すなわち、図５４に示すように、第１の導電層３上
のシリコン酸化膜２に開口部６を形成するための第１の
フォトレジスト２２と、これと交差するように溝パター
ン１０が形成された第２のフォトレジスト膜２３とをマ
スクとして、異方性エッチングを施すことによりビアホ
ール１１を形成するものである。図５５はこれを上から
見た図である。
【００１２】さらに、特開平３−８７０３０号公報にお
いても、図５６に示すように互いに長手方向が交差する
ように開口部６、１０が形成された、各々第１のフォト
レジスト２２および第２のフォトレジスト２３をマスク
として、シリコン酸化膜４をエッチングし、第１の導電
層３に到達するビアホール１１を開口する方法が開示さ
れている。
【００１３】しかし、急峻な段差のある溝を有する絶縁
膜にフォトレジストを均一に塗布することは困難であ
り、また、溝と交差してビアホール用のパターンをフォ
トレジストに形成する場合、露光量はレジストの膜厚の
厚い方に、つまり溝部を覆うレジストに合わせ、多く設
定する必要がある。ところがそのような場合、溝以外の
絶縁膜上ではレジストは薄いためオーバ露光になり、パ
ターンが大きく仕上がる。つまり、絶縁膜に形成した溝
の中心部からその端に向かってビアホールのサイズが大
きくなり、所望の形状からずれが生じる。また、溝を形
成した後にビアホールのパターンを有するレジストを形
成すると、ビアホールをエッチングする場合のアスペク
ト比、つまりビアホールのサイズとエッチングマスク材
のフォトレジスト２２またはシリコン酸化膜４表面から
第１の導電層表面までの距離との比が大きくなりエッチ
ングが困難になる。さらに、フォトレジストを２層適用
しているので、１層目のフォトレジストには、２層目を
現像するとき現像液に溶解しないように、不溶化処理を
しておくことが必要である。
【００１４】
【発明が解決しようとする課題】以上説明したように、
従来の多層配線構造とその形成方法においては、デバイ
スの微細化に伴い、ビアホールの断面が露光の際の回折
現象により丸みを帯びる。このため、ビアホールの面積
が減少しデバイスの劣化を引き起こしたり信頼性を損ね
るという問題があった。
【００１５】また、複数個のビアホールを形成する場合
には、隣接するビアホールがつながるなどのパターン欠
陥が発生した。
【００１６】さらに、２層からなるフォトレジストをマ
スクとしてビアホールを形成する際には、下地の段差に
伴うパターンの仕上がり形状のばらつきがあったり、２
層目のフォトレジストを現像するために１層目のフォト
レジストを予め現像液に不溶化するといった余分な処理
を施しておく必要があった。
【００１７】本発明は多層配線構造において、ビアホー
ルの形状を設計どおりのサイズで実現できる構造とその
製造方法を得ることを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の本発明の半導体装置は、半導体基
板上に形成された多層配線を有する半導体装置であっ
て、この多層配線は、第１の導電層上に形成された第１
の絶縁膜と、第１の絶縁膜上に形成されるとともに、第
１の絶縁膜とはエッチング特性が異なり、第１の絶縁膜
に到達する第１の開口部を有する第２の絶縁膜とを備え
る。さらに、第１の開口部を含む第２の絶縁膜上に形成
され、第２の絶縁膜とはエッチング特性が異なり、第２
の開口部を有する第３の絶縁膜を備える。第１の開口部
は、所定方向に延び、所定幅を有した帯状に延びる部分
を備える。第２の開口部は、所定方向に延び、第１の開
口部の帯状に延びる部分と交差する所定幅を有した帯状
に延びる部分を有する。さらに、第１の絶縁膜に第１の
開口部の帯状に延びる部分と第２の開口部の帯状に延び
る部分との交差する領域によってその断面形状が決定さ
れ、第１の導電層に到達する第３の開口部を備える。さ
らに、第２の開口部に、第３の開口部に形成される埋込
導電部を含む第２の導電層を備える。
【００１９】この構成によれば、第１の開口部の帯状に
延びる部分と第２の開口部の帯状に延びる部分とが交差
する領域によって、その断面形状が決定される第３の開
口部を有する。
【００２０】つまり、後で詳細に説明するように、この
領域に異方性エッチングを施して第１の導電層に到達す
る第３の開口部を形成するので第３の開口部が設計どお
りの断面形状を有することができる。したがって、この
第３の開口部に形成される埋込導電部によって配線間の
接続が良好になる。
【００２１】したがって、半導体装置の電気的特性の向
上や信頼性の向上を図ることができる。
【００２２】請求項１の記載において、請求項２に記載
のように、第１および第３の絶縁膜としてシリコン酸化
膜を適用することができ、第２の絶縁膜としてシリコン
窒化膜を適用することができる。
【００２３】請求項３に記載の本発明の半導体装置は、
半導体基板上に形成された多層配線を有する半導体装置
であって、多層配線は、第１の導電層上に形成され、こ
の導電層に到達する第１の開口部を有する第１の絶縁膜
を備える。さらに、この第１の開口部を含む第１の絶縁
膜上に形成され、第１の絶縁膜とはエッチング特性が異
なり、第２の開口部を有する第２の絶縁膜を備える。第
１の開口部は、所定方向に延び、所定幅を有した帯状に
延びる部分を備える。第２の開口部は、所定方向に延
び、第１の開口部の帯状に延びる部分と交差する所定幅
を有した帯状に延びる部分を備える。さらに、第１およ
び第２の絶縁膜に、第１の開口部の帯状に延びる部分と
第２の開口部の帯状に延びる部分との交差する領域によ
って断面形状が決定され、第１の導電層に到達する第３
の開口部を備える。第２の開口部に、この第３の開口部
に形成された埋込導電部を含む第２の導電層を備える。
【００２４】この構成によれば、第１の開口部の帯状に
延びる部分と第２の開口部の帯状に延びる部分との交差
する領域によって、その断面形状が決定される第３の開
口部を有する。つまり、後で詳細に説明するように、こ
の領域の第１の絶縁膜を異方性エッチングして、第１の
導電層に到達する第３の開口部を形成するので、第３の
開口部が設計どおりの断面形状を有することができる。
したがって、この第３の開口部に形成される埋込導電部
によって配線間の接続が良好になる。また、請求項１に
記載された半導体装置よりも絶縁膜を１層減らすことが
できる。
【００２５】したがって、半導体装置の電気的特性の向
上や信頼性の向上を図ることができるとともに工程削減
も図ることができる。
【００２６】請求項３の記載において、請求項４に記載
のように、第１の絶縁膜としてシリコン窒化膜を、第２
の絶縁膜としてシリコン酸化膜を適用することができ
る。
【００２７】請求項１〜４のいずれかの記載において、
請求項５に記載のように、第１の導電層が不純物拡散層
を含んでもよい。
【００２８】そのような場合には、第３の開口部に形成
された導電層を、トランジスタのソース／ドレインなど
の不純物拡散層と接続することができる。したがって、
トランジスタ等の電気的特性も向上することができる。
【００２９】また、請求項１〜５のいずれかに記載の半
導体装置において、請求項６に記載のように、第２の導
電層の表面が平坦化されるとともに、第３の開口部上に
形成された第２の導電層の厚さが、第２の開口部に形成
された第２の導電層の厚さよりも厚くなってもよい。実
際のデバイス製造においては、種々の素子を基板から順
次形成するので下地段差が存在する。その場合、段差下
部付近の領域に形成された第１の導電層に到達する第３
の開口部の深さを比較的浅くすることができる。このた
め、容易に第３の開口部を形成することができるととも
に、第１の導電層と良好に接続を行なうことができる。
さらに、その第２の導電層の表面が平坦化されるので、
後工程においてパターニングを精度よく行なうことがで
きる。
【００３０】請求項７に記載の本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を介在させ第１の導電
層を堆積する工程と、第１の導電層を覆うように第１の
絶縁膜を堆積する工程と、この第１の絶縁膜上に第１の
絶縁膜とはエッチング特性が異なる第２の絶縁膜を堆積
する工程を備える。次に、第２の絶縁膜に、所定方向に
延び、所定幅を有した帯状に延びる部分を備えた、第１
の絶縁膜に到達する第１の開口部を形成する工程を備え
る。第１の開口部を埋めるように第２の絶縁膜上に、第
２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を
堆積する工程を備える。この第３の絶縁膜に、第１の開
口部の帯状に延びる部分と交差する所定幅を有した帯状
に延びる部分を備えた第２の開口部を形成する工程を備
える。第１の開口部の帯状に延びる部分と第２の開口部
の帯状に延びる部分とが交差する領域によって、その断
面形状が決定され、第１の導電層に到達する第３の開口
部を形成する工程を備える。第２の開口部に、第３の開
口部を埋める埋込み導電部を含む第２の導電層を形成す
る工程を備える。
【００３１】このような構成によれば、第２の絶縁膜に
形成された第１の開口部の所定幅を有した帯状に延びる
部分と、第３の絶縁膜に形成された第２の開口部の所定
幅を有した帯状に延びる部分とが交差する領域によっ
て、第３の開口部の断面形状が決定される。そして、そ
の断面形状に基づいて、自己整合的に設計どおりに第３
の開口部を形成することができる。
【００３２】請求項８に記載の本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を介在させ第１の導電
層を堆積する工程と、第１の導電層を覆うように第１の
絶縁膜を堆積する工程を含む。次に、第１の絶縁膜上
に、所定方向に延び、所定幅を有した帯状に延びる部分
を備え、第１の導電層に到達する第１の開口部を形成す
る工程を備える。第１の開口部を埋めるように第１の絶
縁膜上に第１の絶縁膜とはエッチング特性が異なる第２
の絶縁膜を堆積する工程を備える。第２の絶縁膜に、第
１の開口部の所定幅を有した帯状に延びる部分と交差す
る所定幅を有した帯状に延びる部分を有する第２の開口
部を形成する工程を備える。第１の開口部の所定幅を有
した帯状に延びる部分と第２の開口部の所定幅を有した
帯状に延びる部分とが交差する領域によって、その断面
形状が決定され、第１の導電層に到達する第３の開口部
を形成する工程を備える。第２の開口部に、第３の開口
部を埋める埋込み導電部を含む第２の導電層を形成する
工程を備える。
【００３３】このような構成によれば、第１の絶縁膜に
形成された第１の開口部の所定幅を有する帯状に延びる
部分と第２の絶縁膜に形成された第２の開口部の所定幅
を有する帯状に延びる部分とが交差する領域によって、
第３の開口部の断面形状が決定される。そして、この断
面形状に基づき、自己整合的に設計どおりの第３の開口
部を形成することができる。また、絶縁層を１層減らす
ことができるので工程削減も図ることができる。
【００３４】また、請求項８に記載の半導体装置の製造
方法において、請求項９に記載のように、第１の絶縁膜
を下地の形状が反映するように堆積する工程と、第２の
絶縁膜を平坦化する工程と、第２の開口部に、第２の絶
縁膜に形成された第３の開口部を埋める埋込導電部を含
む第２の導電層を形成する工程と、その後、第２の導電
層を平坦化する工程とを含んでもよい。
【００３５】そのような場合には、下地の段差下部付近
に形成された第１の導電層に到達すう第３の開口部の深
さを比較的浅くすることができる。このため、第３の開
口部を容易にしかも、設計どおりに形成することがで
き、そこに形成される埋込導電部によって、第１の導電
層との接続を良好に行なうことができる。したがって、
電気的特性に優れ信頼性の高い半導体装置を形成するこ
とができる。
【００３６】
【発明の実施の形態】
（実施の形態１）まず実施の形態１を図を用いて説明す
る。図１において、半導体基板１上にシリコン酸化膜２
を介して第１のアルミ配線３を有する。この第１のアル
ミ配線３上にシリコン酸化膜４を有し、その上にシリコ
ン窒化膜５を有する。このシリコン窒化膜５には、シリ
コン酸化膜４を露出するとともに、帯状に延びる部分を
有する断面形状を持つ開口部６が設けられている。この
シリコン窒化膜５上に、さらに、シリコン酸化膜７を有
する。このシリコン酸化膜７には第２の配線が埋込まれ
るために、配線用溝１０が設けられている。そして、配
線用溝１０はその断面の帯状に延びる部分が開口部６の
帯状に延びる部分と交差するよう配置されている。さら
に、開口部６と配線用溝１０との帯状に延びる部分が各
々交差する領域によって、その断面形状が決定されるビ
アホール１１が第１のアルミ配線１表面に到達するよう
設けられている。
【００３７】図２は、開口部６と配線用溝１０とが交差
する領域付近を上から見た図である。図１は、図２にお
いてＡ−Ａにおける断面を斜めから見た斜視図である。
【００３８】ビアホール１１を含む配線用溝１０に第２
のアルミ配線１２を形成した状態を示したのが図３であ
る。プラグ１３が充填されているビアホール１１は、開
口部６と配線用溝１０との帯状に延びる部分が各々交差
する領域によって決められる断面を持つ。このため、プ
ラグ１３と第１のアルミ配線３との接続において、設計
どおりの断面形状を有するものが得られ、プラグ１３に
よって第１のアルミ配線３と第２のアルミ配線１２とが
電気的に良好に接続される。したがって、電気的特性に
優れ、信頼性の高い半導体装置を得ることができる。
【００３９】（実施の形態２）次に、実施の形態１に示
したような多層配線構造を有する半導体装置の製造方法
について説明する。
【００４０】まず、図４に示すように、半導体基板１上
にシリコン酸化膜２を介在させ第１のアルミ配線３を形
成した後、ＣＶＤ法等により、シリコン酸化膜４を５０
００〜１００００Å、シリコン窒化膜５を５００〜１０
００Å順次堆積する。次に、図５に示すように、シリコ
ン窒化膜５にシリコン酸化膜４の表面を露出するように
開口部６を開口する。この開口部６は、図６に示すよう
に、帯状に延びる部分を有する。なお、図６は、図５に
おける状態を上から見た図である。次に、図７に示すよ
うに、開口部分６を含むシリコン窒化膜５上にＣＶＤ法
等によりシリコン酸化膜７を５０００〜１００００Å堆
積する。その後、図８に示すように、シリコン酸化膜７
上にフォトレジスト８を塗布し所定の写真製版により溝
パターン９を形成する。図９は、図８における工程を上
から見たものである。なお、図８は、図９においてＡ−
Ａにおける断面を示す。さらに、この工程における断面
を斜めから見た図が図１０である。図９または図１０に
示すように、溝パターン９は開口部６の帯状に延びる部
分に対し交差するように形成されている。次に、フォト
レジスト９をマスクとしてシリコン酸化膜７に異方性エ
ッチングを施し配線用溝１０を形成する。引続き、フォ
トレジスト９およびシリコン窒化膜５に形成された開口
部６をマスクとしてシリコン酸化膜４に異方性エッチン
グを施し、第１のアルミ配線３表面に到達するビアホー
ル１１を形成する。したがって、ビアホール１１は溝パ
ターン９と第１の開口部６との帯状に延びる部分が各々
交差する領域によって決定される断面を有している。次
に、図１１に示すように、フォトレジストを除去する。
図１１は、図２においてＡ−Ａにおける断面を示す。次
に、図１２に示すように、ビアホールを含む配線用溝に
第２のアルミ配線１２を堆積する。この工程でビアホー
ルに埋め込まれたアルミ膜はプラグ１３を構成する。第
２のアルミ配線１２は、第１のアルミ配線３と接続され
るプラグ１３を有する。この工程において、図１３は、
図２においてＢ−Ｂにおける断面を示すものである。図
１３に示すように、シリコン窒化膜５をマスクとして形
成された開口部にプラグ１３が充填されている。以上の
ような工程を経ることによって、図３に示す多層配線構
造を形成することができる。
【００４１】なお、図８に示す工程において、ビアホー
ルをエッチングする場合、ビアホールのサイズとエッチ
ングマスク材のフォトレジスト８またはシリコン窒化膜
５表面から第１のアルミ配線３表面までの距離との比、
すなわち、アスペクト比が大きくなるとエッチングが困
難になる。そこで、このアスペクト比を低減してエッチ
ングを容易に行なう製造方法について簡単に説明する。
【００４２】図７に示した工程の後、図１４に示すよう
に、さらに、シリコン窒化膜１４を１０００Å堆積し、
その上にフォトレジスト８を塗布して写真製版を行な
い、溝パターン９を形成する。フォトレジスト８をマス
クとして、シリコン窒化膜１４およびシリコン酸化膜７
をエッチングし、シリコン酸化膜４の表面を露出する。
その後、レジストを除去する。図１５はこのときの状態
を上から見たものである。そして、シリコン窒化膜５お
よびシリコン窒化膜１４をマスクとして、シリコン酸化
膜４をエッチングし、第１のアルミ配線３の表面を露出
するビアホール１１を形成する。図１６は、このときの
状態を上から見たものである。
【００４３】このように、図１０に示したフォトレジス
ト９の代わりに図１４に示すようにシリコン窒化膜１４
をマスクとして使用することで、アスペクト比を大幅に
小さくすることができる。このため、ビアホールのエッ
チングを良好に行なうことができる。
【００４４】上述した製造方法によれば、第１のアルミ
配線３と第２のアルミ配線１２とを電気的に接続するた
めのプラグ１３を充填するビアホール１１が、開口部６
と配線用溝１０のそれぞれ帯状に延びる部分が交差する
領域によってその断面形状が決められる。さらに、その
断面形状を保持しつつ、シリコン窒化膜５およびフォト
レジスト８をマスクとして、シリコン酸化膜４に異方性
エッチングを施すことにより、ビアホール１１が開口さ
れる。このため、設計どおりのビアホールを形成するこ
とができるとともに、そこへ形成されるプラグ１３によ
り第１のアルミ配線３と第２のアルミ配線１２とが良好
に接続される。したがって、電気的特性に優れしかも信
頼性の高い半導体装置を形成することができる。
【００４５】さらに、フォトレジストの代わりに窒化膜
を用いれば、いわゆる開口部サイズと開口部の深さとの
比であるアスペクト比を大幅に小さくすることができ
る。このためエッチングを良好に行なうことができ、開
口断面を精度よく形成することができる。
【００４６】（実施の形態３）次に、実施の形態３につ
いて図を用いて説明する。図１７に示すように、図１中
で示したシリコン酸化膜４を省くことができる。つま
り、半導体基板１上にシリコン酸化膜２を介して第１の
アルミ配線３を有する。この第１のアルミ配線３上にシ
リコン窒化膜５を有する。このシリコン窒化膜５には、
第１のアルミ配線３表面を露出するとともに、帯状に延
びる部分を有する断面形状を持つ開口部６が設けられて
いる。この開口部６を含むシリコン窒化膜５上に、さら
にシリコン酸化膜７を有する。このシリコン酸化膜７に
は、第２の配線が埋込まれるための配線用溝１０が設け
られている。そして、配線用溝１０はその断面の帯状に
延びる部分が開口部６の帯状に延びる部分と交差するよ
うに配置されている。さらに、開口部６と配線用溝１０
との帯状に延びる部分が各々交差する領域によって、そ
の断面形状が決定されるビアホール１１が第１のアルミ
配線１表面に到達するよう設けられている。
【００４７】図１８は、開口部６と配線用溝１０とが交
差する領域付近を上から見た図である。図１７は図１８
において、Ａ−Ａにおける断面を斜めから見た斜視図で
ある。
【００４８】図１９は、ビアホールを含む配線用溝１０
に、第２のアルミ配線１２を形成した状態を示したもの
である。
【００４９】このような構造においても、ビアホールは
開口部６と配線用溝１０とが交差する領域によって決め
られる断面形状を持つ。このため、第１のアルミ配線３
との接触面積が設計どおりのものが得られ、ビアホール
に埋め込まれたプラグ１３によって第１のアルミ配線３
と第２のアルミ配線１２とが電気的に良好に接続され
る。したがって、電気的特性に優れ信頼性の高い半導体
装置を得ることができる。
【００５０】さらに、第１のアルミ配線３と第２のアル
ミ配線１２との間にはシリコン窒化膜５が存在するのみ
で実施の形態１と比較した場合、工程を削減することが
できる。このため、生産コストの低減も図ることができ
る。
【００５１】（実施の形態４）次に、上述した多層配線
を有する半導体装置の製造方法について説明する。
【００５２】まず、第１のアルミ配線３を形成するとこ
ろまでは実施の形態２と同じである。次に、図２０に示
すように第１のアルミ配線３を含むシリコン酸化膜２上
にシリコン窒化膜５を２０００Å堆積する。その後、図
２１に示すように、シリコン窒化膜５に第１のアルミ配
線３の表面に到達する開口部６を開口する。図２２は、
このときの状態を上から見たものである。なお、図２１
は、図２２においてＡ−Ａにおける断面を示す。次に、
図２３に示すように、開口部６を含むシリコン窒化膜５
上にシリコン酸化膜７を堆積する。次に、図２４に示す
ように、シリコン酸化膜７上にフォトレジスト８を塗布
し写真製版を行ない溝パターン９を形成する。図２５
は、図２４における断面を斜めから見た斜視図である。
次に、フォトレジスト８をマスクとしてシリコン酸化膜
７を異方性エッチングし、フォトレジスト８を除去し
て、図２６に示すように、第２のアルミ配線を埋込むた
めの配線用溝１０とビアホール１１とを形成する。次
に、図２７に示すように、ビアホールを含む配線用溝に
第２のアルミ配線１２を堆積する。第１のアルミ配線３
と第２のアルミ配線１２とはプラグ１３によって接続さ
れる。以上のような工程を経ることによって、図１９に
示す構造を形成することができる。
【００５３】このような製造方法によれば、シリコン窒
化膜５に形成された開口部６とシリコン酸化膜７に形成
された配線用溝１０との帯状に延びる部分が各々交差す
る領域によってその断面形状が決定されるビアホール１
１を開口することができる。このため、ビアホール１１
に埋め込まれるプラグ１３によって、第１のアルミ配線
３と第２のアルミ配線１２とが電気的に良好に接続さ
れ、電気的特性に優れた半導体装置を得ることができ
る。さらに、実施の形態１において説明したシリコン酸
化膜４を省略することができる。このため、工程削減も
図ることができる。
【００５４】（実施の形態５）本発明は、ビアホールが
隣接して存在する場合に、特にその効果を発揮すること
ができる。そこで、実施の形態５として、ビアホールが
２個隣接する場合の形成方法について図を用いて説明す
る。この形成方法は、実施の形態２において説明した工
程と基本的に同じものである。
【００５５】まず、図２９に示すように、シリコン窒化
膜５に開口部６を形成する。この場合、開口部６は、図
３０に示すように、隣接するビアホールとなる領域を含
むような溝状の形状をなしている。図２９は、図３０に
おいてＢ−Ｂにおける断面を示している。次に、開口部
６を含むシリコン窒化膜５上にシリコン酸化膜を堆積し
た後、図３１に示すように、フォトレジスト８を写真製
版し、溝パターン９ａ、９ｂを形成する。溝パターン９
ａ、９ｂにはシリコン酸化膜７表面が露出している。次
に、フォトレジスト８をマスクとして、シリコン窒化膜
５上に形成されたシリコン酸化膜７をエッチングする。
図３２に示すように、配線用溝１０ａ、１０ｂを形成し
た後、引続き、フォトレジスト８およびシリコン窒化膜
５をマスクとしてエッチングを行ない、第１のアルミ配
線３の表面に到達するビアホール１１ａ、１１ｂを形成
する。
【００５６】以上のような工程によれば、溝状の開口部
と、複数の配線用溝との交差する領域に、複数のビアホ
ールを形成することができる。このため、従来の技術で
説明したようなフォトレジストの仕上がり形状のばらつ
きは全くなくなり、極めて精度の良いビアホールを形成
することができる。この実施の形態においては２個ビア
ホールを形成する場合について説明したが、２個に限ら
ずさらに複数の隣接するビアホールを形成する場合にも
適用することができる。
【００５７】（実施の形態６）以上の実施の形態におい
ては、第１のアルミ配線と第２のアルミ配線とを接続す
る場合について説明したが、第１のアルミ配線すなわち
下層の導電層が不純物拡散層であってもよい。次に、Ｍ
ＩＳＦＥＴ（Metal-Insulator-SemiconductorField-Eff
ect-Transistor 以下ＭＩＳトランジスタと称する）に
ビット線を接続する場合について図を用いて説明する。
【００５８】まず、図３３に示すように、半導体基板１
上に素子分離用絶縁膜１５をＬＯＣＯＳ法等で形成し、
厚さ１００Åのゲート酸化膜１６上に、チタンシリサイ
ド膜１０００Åとポリシリコン膜１０００Åとからなる
金属ポリサイド構造を有するゲート電極１７を形成す
る。ゲート電極１７の両側壁に、シリコン酸化膜１００
０Åからなるサイドウォール１８を形成する。リンイオ
ンを注入することにより、濃度１０17〜１０19／ｃｍ3
を有する低濃度の不純物拡散領域１９と濃度１０ 19〜１
０20／ｃｍ3 を有する高濃度の不純物拡散領域２０とを
含むｎ型ソース／ドレイン領域２４を形成する。次に、
ＣＶＤ法等によりシリコン酸化膜２１を２０００Å形成
する。このシリコン酸化膜２１は、下地のゲート電極１
７等の段差を反映した表面形状を有する。さらに、ＣＶ
Ｄ法等によりシリコン窒化膜５を５００Å堆積する。
【００５９】その後、図３４に示すように、シリコン窒
化膜５に開口部６を形成する。開口部６は、図３５に示
すように、複数のＭＩＳトランジスタのｎ型ソース／ド
レイン領域２４と交差する溝状形状をなし、ゲート電極
１７方向に延びる。
【００６０】次に、図３６に示すように、開口部６を含
むシリコン窒化膜５上にＣＶＤ法等によりシリコン酸化
膜７を２０００〜５０００Å堆積する。次にシリコン酸
化膜７の表面をエッチバック法または研磨法で平坦化す
る。次に、実施の形態１で説明したように、フォトレジ
ストをパターニングした後エッチングを施し、図３７に
示すように、配線用溝１０と、ｎ型ソース／ドレイン領
域２４の表面に到達するビアホール１１とを形成する。
図３８は、図３７においてＢ−Ｂにおける断面を示す。
【００６１】次に、図３９に示すように、ＣＶＤ法等に
より金属シリサイドやポリシリコンあるいは金属窒化膜
のような導電性膜２５を形成し、その表面を平坦化す
る。この導電性膜２５はビアホールを埋めるプラグ１３
を備える。この図に示すように、シリコン酸化膜２１は
下地の段差を反映する一方、シリコン酸化膜７（図４０
に示す）を含む導電層２５は平坦化が施されている。こ
のため、プラグ１３上の導電層２５の厚さＬ１は、他の
素子分離用絶縁膜１５上部における厚さＬ２やゲート電
極１７上部における厚さＬ３よりも厚くなっている。こ
のため、プラグ１３を埋込むためのビアホールの深さを
最小にすることができる。一方、溝形状のパターンはホ
ール形状に比べ長辺方向のアスペクト比は小さいため、
ビアホール上の溝の形成や導電性膜の埋込みはビアホー
ルに比べ容易である。したがって、この形成方法はハー
フミクロンやクォーターミクロン以下のビアホール等の
コンタクトを有し、下地に段差があるデバイスに特に効
果がある。
【００６２】（実施の形態７）また、実施の形態６にて
説明した製造方法において、工程を省略して、より簡単
に形成することもできる。
【００６３】実施の形態６において図３３で説明したよ
うに、ｎ型ソース／ドレイン領域２４、ゲート電極１７
を含むＭＩＳトランジスタを形成した後、図４１に示す
ように、ＣＶＤ法等によりシリコン窒化膜５を２０００
Å堆積する。次に、所定の写真製版およびエッチングを
施し、図４２に示すように、ｎ型ソース／ドレイン領域
２４の表面に到達する開口部６を形成する。この開口部
６は実施の形態６にて図３４または３５において説明し
たものと同様の形状を有する。次に、図４３に示すよう
に、シリコン酸化膜７を２０００〜５０００Å堆積す
る。以下、実施の形態６で説明した方法と同様の方法に
より、配線用溝およびビアホールを形成し、導電性膜を
堆積する。
【００６４】この製造方法の場合、シリコン窒化膜５は
層間絶縁膜であるとともに、配線用溝およびビアホール
を形成する際のエッチングのマスクとしての働きを持
つ。
【００６５】この製造方法によれば、実施の形態６にて
説明したシリコン酸化膜２１を省くことができ工程削減
を図ることができる。
【００６６】また、上記実施の形態６、７にて、ソース
／ドレイン領域はｎ型の場合について説明したが、ｐ型
でもよく、その場合には砒素イオンあるいはリンイオン
を注入して形成することができる。また、このような不
純物拡散層上に、サリサイド法により金属シリサイド膜
として、たとえばＴｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉ
ｘ、ＮｉＳｉｘＷＳｉｘまたは、ＭｏＳｉｘ ｘ＝１、
２などを形成してもよい。なお、今回開示された実施の
形態はすべての点で例示であって制限的なものではない
と考えられるべきである。本発明の範囲は上記で説明し
た範囲ではなくて特許請求の範囲によって示され、特許
請求の範囲と均等の意味および範囲内でのすべての変更
が含まれることが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る多層配線構造を
有する半導体装置のビアホール付近を示す斜視図であ
る。
【図２】 本発明の実施の形態１において、図１に示す
構造を上から見た上面図である。
【図３】 本発明の実施の形態１に係る多層配線構造を
有する半導体装置を示す斜視図である。
【図４】 本発明の実施の形態２に係る多層配線構造を
有する半導体装置の製造方法の１工程を示す断面図であ
る。
【図５】 本発明の実施の形態２において、図４に示す
工程の後に行なわれる工程を示す断面図である。
【図６】 本発明の実施の形態２において、図５に示す
工程を上から見た上面図である。
【図７】 本発明の実施の形態２において、図５に示す
工程の後に行なわれる工程を示す断面図である。
【図８】 本発明の実施の形態２において、図７に示す
工程の後に行なわれる工程を示す断面図である。
【図９】 本発明の実施の形態２において、図８に示す
工程を上から見た上面図である。
【図１０】 本発明の実施の形態２において、図８に示
す工程を斜めから見た斜視図である。
【図１１】 本発明の実施の形態２において、図８に示
す工程の後に行なわれる工程を示す断面図である。
【図１２】 本発明の実施の形態２において、図１１に
示す工程の後に行なわれる工程を示す断面図である。
【図１３】 本発明の実施の形態２において、図１２に
示す工程の、図９に示すＢ−Ｂにおける断面を示す断面
図である。
【図１４】 本発明の実施の形態２において、図１２に
示す工程の後に行なわれる工程を示す断面図である。
【図１５】 本発明の実施の形態２において、図１４に
示す工程を上から見た上面図である。
【図１６】 本発明の実施の形態２において、図１５に
示す工程の後に行なわれる工程を示す上面図である。
【図１７】 本発明の実施の形態３に係る多層配線構造
を有する半導体装置のビアホール付近を示す斜視図であ
る。
【図１８】 本発明の実施の形態３において、図１７に
示す構造を上から見た上面図である。
【図１９】 本発明の実施の形態３に係る多層配線構造
を有する半導体装置を示す斜視図である。
【図２０】 本発明の実施の形態４に係る多層配線構造
を有する半導体装置の製造方法の１工程を示す断面図で
ある。
【図２１】 本発明の実施の形態４において、図２０に
示す工程の後に行なわれる工程を示す断面図である。
【図２２】 本発明の実施の形態４において、図２１に
示す工程を上から見た上面図である。
【図２３】 本発明の実施の形態４において、図２１に
示す工程の後に行なわれる工程を示す断面図である。
【図２４】 本発明の実施の形態４において、図２３に
示す工程の後に行なわれる工程を示す断面図である。
【図２５】 本発明の実施の形態４において、図２４に
示す工程を斜めから見た斜視図である。
【図２６】 本発明の実施の形態４において、図２４に
示す工程の後に行なわれる工程を示す断面図である。
【図２７】 本発明の実施の形態４において、図２６に
示す工程の後に行なわれる工程を示す断面図である。
【図２８】 本発明の実施の形態４において、図２７に
示す工程の、図２２に示すＢ−Ｂにおける断面を示す断
面図である。
【図２９】 本発明の実施の形態５に係る多層配線構造
を有する半導体装置の製造方法の１工程を示す断面図で
ある。
【図３０】 本発明の実施の形態５において、図２９に
示す工程を上から見た上面図である。
【図３１】 本発明の実施の形態５において、図３０に
示す工程の後に行なわれる工程を示す上面図である。
【図３２】 本発明の実施の形態５において、図３１に
示す工程の後に行なわれる工程を示す上面図である。
【図３３】 本発明の実施の形態６に係る多層配線構造
を有する半導体装置の製造方法の１工程を示す断面図で
ある。
【図３４】 本発明の実施の形態６において、図３３に
示す工程の後に行なわれる工程を示す断面図である。
【図３５】 本発明の実施の形態６において、図３４に
示す工程を上から見た上面図である。
【図３６】 本発明の実施の形態６において、図３４に
示す工程の後に行なわれる工程を示す断面図である。
【図３７】 本発明の実施の形態６において、図３５に
示す工程の後に行なわれる工程を示す上面図である。
【図３８】 本発明の実施の形態６において、図３７に
示すＢ−Ｂにおける断面を示す断面図である。
【図３９】 本発明の実施の形態６において、図３８に
示す工程の後に行なわれる工程を示す断面図である。
【図４０】 本発明の実施の形態６において、図３９に
示す工程を上から見た上面図である。
【図４１】 本発明の実施の形態７に係る多層配線構造
を有する半導体装置の製造方法の１工程を示す断面図で
ある。
【図４２】 本発明の実施の形態７において、図４１に
示す工程の後に行なわれる工程を示す断面図である。
【図４３】 本発明の実施の形態７において、図４２に
示す工程の後に行なわれる工程を示す断面図である。
【図４４】 従来の多層配線構造を有する半導体装置の
製造方法の１工程を示す断面図である。
【図４５】 図４４に示す工程の後に行なわれる工程を
示す断面図である。
【図４６】 図４５に示す工程を上から見た上面図であ
る。
【図４７】 図４５に示す工程の後に行なわれる工程を
示す断面図である。
【図４８】 図４７に示す工程の後に行なわれる工程を
示す断面図である。
【図４９】 図４８に示す工程の後に行なわれる工程を
示す断面図である。
【図５０】 従来の開口フォトレジストパターンの一例
を示す上面図である。
【図５１】 従来の開口フォトレジストパターンの他の
例を示す上面図である。
【図５２】 従来の開口フォトレジストパターンのさら
に他の例を示す上面図である。
【図５３】 従来の開口フォトレジストパターンのまた
さらに他の例を示す上面図である。
【図５４】 従来の多層配線構造を有する半導体装置の
製造方法の一例の１工程を示す断面図である。
【図５５】 図５４に示す工程を上から見た上面図であ
る。
【図５６】 従来の多層配線構造を有する半導体装置の
製造方法の他の例の１工程を示す断面図である。
【符号の説明】
１ 半導体基板、３ 第１のアルミ配線、４ シリコン
酸化膜、５ シリコン窒化膜、６ 開口部、７ シリコ
ン酸化膜、１０ 配線用溝、１１ ビアホール、１２
第２のアルミ配線、１３ プラグ。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された多層配線を有
    する半導体装置であって、 前記多層配線は、 第１の導電層上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成され、前記第１の絶縁膜とは
    エッチング特性が異なり、前記第１の絶縁膜に到達する
    第１の開口部を有する第２の絶縁膜と、 前記第１の開口部を含む前記第２の絶縁膜上に形成さ
    れ、前記第２の絶縁膜とはエッチング特性が異なり、第
    ２の開口部を有する第３の絶縁膜とを備え、 前記第１の開口部は所定方向に延びるとともに、所定幅
    を有した帯状に延びる部分を備え、 前記第２の開口部は所定方向に延びるとともに、前記第
    １の開口部の帯状に延びる部分と交差する所定幅を有し
    た帯状に延びる部分を備え、 さらに、前記第１の絶縁膜に、前記第１の開口部の帯状
    に延びる部分と前記第２の帯状に延びる部分との交差す
    る領域によって断面形状が決定され、前記第１の導電層
    に到達する第３の開口部を備え、 前記第２の開口部に、前記第３の開口部を埋める埋込導
    電部を含む第２の導電層を備えた、半導体装置。
  2. 【請求項２】 前記第１および第３の絶縁膜はシリコン
    酸化膜、 前記第２の絶縁膜はシリコン窒化膜である、請求項１に
    記載の半導体装置。
  3. 【請求項３】 半導体基板上に形成された多層配線を有
    する半導体装置であって、 前記多層配線は、 第１の導電層上に形成され、前記第１の導電層に到達す
    る第１の開口部を有する第１の絶縁膜と、 前記第１の開口部を含む前記第１の絶縁膜上に形成さ
    れ、前記第１の絶縁膜とはエッチング特性が異なり、第
    ２の開口部を有する第２の絶縁膜とを備え、 前記第１の開口部は所定方向に延びるとともに、所定幅
    を有した帯状に延びる部分を備え、 前記第２の開口部は所定方向に延びるとともに、前記前
    記第１の開口部の帯状に延びる部分と交差する所定幅を
    有した帯状に延びる部分を備え、 さらに、前記第１および第２の絶縁膜に、前記第１の開
    口部の帯状に延びる部分と前記第２の開口部の帯状に延
    びる部分との交差する領域によって断面形状が決定さ
    れ、前記第１の導電層に到達する第３の開口部を備え、 前記第２の開口部に、前記第３の開口部を埋める埋込導
    電部を含む第２の導電層を備えた、半導体装置。
  4. 【請求項４】 前記第１の絶縁膜はシリコン窒化膜、 前記第２の絶縁膜はシリコン酸化膜である、請求項３に
    記載の半導体装置。
  5. 【請求項５】 前記第１の導電層は不純物拡散層を含
    む、請求項１ないし４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記第３の開口部上に形成された前記第
    ２の導電層の厚さは、前記第２の開口部に形成された前
    記第２の導電層の厚さよりも厚い、請求項１ないし５の
    いずれかに記載の半導体装置。
  7. 【請求項７】 半導体基板上に形成された多層配線を有
    する半導体装置の製造方法であって、 半導体基板上に絶縁膜を介在させ第１の導電層を堆積す
    る工程と、 前記第１の導電層を覆うように、第１の絶縁膜を堆積す
    る工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチン
    グ特性が異なる第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜に、所定方向に延びるとともに、所定
    幅を有した帯状に延びる部分を備え、前記第１の絶縁膜
    に到達する第１の開口部を形成する工程と、 前記第１の開口部を埋めるように前記第２の絶縁膜上に
    前記第２の絶縁膜とはエッチング特性が異なる第３の絶
    縁膜を堆積する工程と、 前記第３の絶縁膜に、所定方向に延びるとともに、前記
    第１の開口部の帯状に延びる部分と交差する所定幅を有
    した帯状に延びる部分を有する第２の開口部を形成する
    工程と、 前記第１の開口部の帯状に延びる部分と前記第２の開口
    部の帯状に延びる部分とが交差する領域によって断面形
    状が決定され、前記第１の導電層に到達する第３の開口
    部を形成する工程と、 前記第２の開口部に、前記第３の開口部を埋める埋込導
    電部を含む第２の導電層を形成する工程とを含む半導体
    装置の製造方法。
  8. 【請求項８】 半導体基板上に形成された多層配線を有
    する半導体装置の製造方法であって、 半導体基板上に絶縁膜を介在させ、第１の導電層を堆積
    する工程と、 前記第１の導電層を覆うように、第１の絶縁膜を堆積す
    る工程と、 前記第１の絶縁膜に、所定方向に延びるとともに、所定
    幅を有した帯状に延びる部分を備え、前記第１の導電層
    に到達する第１の開口部を形成する工程と、 前記第１の開口部を埋めるように、前記第１の絶縁膜上
    に前記第１の絶縁膜とはエッチング特性が異なる第２の
    絶縁膜を堆積する工程と、 前記第２の絶縁膜に、所定方向に延びるとともに前記第
    １の開口部の帯状に延びる部分と交差する所定の幅を有
    した帯状に延びる部分を備えた第２の開口部を形成する
    工程と、 前記第１の開口部の帯状に延びる部分と前記第２の開口
    部の帯状に延びる部分とが交差する領域によって断面形
    状が決定され、前記第１の導電層に到達する第３の開口
    部を形成する工程と、 前記第２の開口部に、前記第３の開口部を埋める埋込導
    電部を含む第２の導電層を形成する工程とを含む半導体
    装置の製造方法。
  9. 【請求項９】 前記第１の絶縁膜を下地の形状が反映す
    るように堆積する工程と、 前記第２の絶縁膜を平坦化する工程と、 前記第２の開口部に、前記第２の絶縁膜に形成された第
    ３の開口部を埋める埋込導電部を含む第２の導電層を形
    成する工程とを含む、請求項８に記載の半導体装置の製
    造方法。
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