JPH10303391A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 露光時の合わせずれや乱反射に起因する不良
発生を防止し、極めて容易且つ確実に高集積の信頼性の
高い半導体装置及びその製造方法を提供する。 【解決手段】 多結晶シリコン膜２１をドライエッチン
グしてストライプ形状に多結晶シリコン膜２１を残し、
第２の素子分離構造であるフィールドシールド電極４及
びゲート電極５を同時形成する。このとき、フィールド
シールド電極４が形成されて隣接する一対のフィールド
酸化膜２と２本のゲート電極５を挟んで隣接する一対の
フィールドシールド電極４とにより囲まれて各々孤立し
たパターンの素子活性領域６が形成されるのと同時に、
各素子活性領域６を横切るように２本のゲート電極５が
形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、微細化されたＤＲＡＭ等の半
導体メモリに適用して好適なものである。

【０００２】

【従来の技術】従来、半導体メモリとして用いられてい
るＤＲＡＭは、そのメモリセルが、半導体基板上に形成
された素子分離構造により囲まれて電気的に分離され、
孤立状態とされた各素子活性領域に、選択トランジスタ
及びメモリキャパシタがそれぞれ形成されて構成された
ものである。

【０００３】

【発明が解決しようとする課題】近年においては、半導
体記憶素子の更なる微細化及び高集積化が要求されてお
り、例えばＤＲＡＭでは、特に２５６Ｍｂ以降におい
て、素子の最小加工寸法が縮小露光装置（ステッパー）
の合わせ精度の装置限界にほぼ相当するほど小さな値と
なりつつある。それに伴って、半導体記憶素子の形成時
において以下に示すような諸問題が生じている。

【０００４】初めに、第１の問題について説明する。一
般的に、ＤＲＡＭを製造する際には、先ず半導体基板の
全面にゲート酸化膜を介して多結晶シリコン膜を形成
し、この多結晶シリコン膜を各素子活性領域でゲート電
極形状となるようにパターニングして、各素子活性領域
に選択トランジスタのゲート電極を形成する。次に、ゲ
ート電極と素子分離構造との間にメモリキャパシタのス
トレージコンタクトを、隣接するゲート電極間にビット
コンタクトをそれぞれ形成する。ここで、素子の微細化
が進むほど、ストレージコンタクトやビットコンタクト
の素子活性領域やゲート電極に対する重ね合わせ余裕が
小さくなる。従って、ストレージコンタクトやビットコ
ンタクトを素子活性領域に対する重ね合わせ余裕を確保
して形成しようとすれば、ストレージコンタクトやビッ
トコンタクトとゲート電極との間に短絡が発生し易くな
り、ゲート電極に対する重ね合わせ余裕を確保して形成
しようとすれば、ストレージコンタクトの一部が素子分
離構造に入り込んでストレージコンタクト−半導体基板
間のジャンクションリークの発生やストレージコンタク
トの高抵抗化を招くことになる。

【０００５】次に、第２の問題について説明する。半導
体基板に素子分離構造を形成するに際して、レジストパ
ターンを形成するとき、素子の微細化が進むほど素子分
離構造の素子活性領域との境界部位が光の回り込みの影
響を受け易く、そのためレジストパターンが変形し、そ
の結果、素子活性領域との境界部位に丸み等をもった素
子分離構造が形成されてしまう。また、各素子活性領域
にゲート電極を形成する際に、素子の微細化が進むほど
ゲート電極のレジストパターンが素子分離構造からの光
の反射の影響を受け易く、そのためレジストパターンが
細く形成され、細りや括れをもったゲート電極が形成さ
れてしまう。このように、素子の微細化が進むほどレチ
クルパターンに倣った設計通りの形状に素子分離構造や
ゲート電極を形成することが困難となる。

【０００６】上述の第１の問題を解決する手法として
は、例えばコンタクト孔の不純物拡散層に対する重ね合
わせ余裕を大きくする方法として、シリコン窒化膜等を
用いた自己整合コンタクトプロセスや、不純物拡散層と
コンタクト孔との間に多結晶シリコン膜等の中間層を形
成する方法が知られている。また、例えば特開平８−８
３４９号公報には、導電膜及び絶縁膜の外形パターンと
コンタクト孔とを共通のマスクを用いてパターニングす
る技術が開示されている。この手法によれば、外形パタ
ーンとコンタクト孔との相対的な位置ずれが解消され
る。

【０００７】また、上述の第２の問題を解決する手法と
しては、例えば素子分離構造を丁度埋め込む膜厚に多結
晶シリコン膜を形成し、この多結晶シリコン膜をパター
ニングしてゲート電極を形成する方法が知られている。
この手法によれば、ゲート電極のパターン形成時に素子
分離構造からの光の悪影響が排除される。

【０００８】しかしながら、上述の各手法では、何れも
工程の複雑化及び工程数の増加を招き、安価で信頼性の
高い半導体装置を製造することは極めて困難である。し
かも、第１或いは第２の問題を別個に解決する手法は案
出されているものの、第１及び第２の問題を同時に解決
する手法は案出されていない現状にある。

【０００９】そこで、本発明の目的は、半導体装置の更
なる微細化が進行しても、簡便に素子活性領域及びゲー
ト電極の重ね合わせ余裕を十分に確保し、合わせずれに
起因する不良の発生を防止して、極めて容易且つ確実に
高集積の信頼性の高い半導体装置及びその製造方法を提
供することである。

【００１０】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された複数の第１の素子分離構造
と、前記半導体基板上に絶縁膜を介し、前記第１の素子
分離構造と交差するように形成された複数の導電膜とを
備え、少なくとも１つの前記導電膜がゲート電極として
機能するとともに、前記ゲート電極を介して近接する前
記導電膜が第２の素子分離構造として機能し、前記第１
の素子分離構造と前記第２の素子分離構造とにより囲ま
れて前記半導体基板上で分離された素子活性領域に前記
ゲート電極を含む。

【００１１】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造及び前記導電膜がそれぞれ
縞状に形成されており、前記ゲート電極が前記素子活性
領域を横切るように形成されている。

【００１２】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造がフィールド酸化膜或いは
フィールドシールド素子分離構造である。

【００１３】本発明の半導体装置の一態様例は、前記各
素子活性領域において、前記ゲート電極と前記第２の素
子分離構造との間にメモリキャパシタを備える。

【００１４】本発明の半導体装置の製造方法は、半導体
基板上に複数の第１の素子分離構造を形成する工程と、
前記第１の素子分離構造間の前記半導体基板上に絶縁膜
を形成する工程と、前記第１の素子分離構造上を含む前
記絶縁膜の全面に導電膜を形成する工程と、前記導電膜
を、前記第１の素子分離構造と交差する複数の第２の素
子分離構造及びゲート電極のパターンに加工し、前記第
１の素子分離構造と前記第２の素子分離構造とにより囲
まれて前記半導体基板上で分離された素子活性領域を形
成するとともに、前記素子活性領域に前記ゲート電極を
形成する工程とを有する。

【００１５】本発明の半導体装置の製造方法の一態様例
においては、前記第１の素子分離構造及び前記導電膜を
それぞれ縞状に形成し、前記ゲート電極を前記素子活性
領域を横切るように形成する。

【００１６】本発明の半導体装置の製造方法の一態様例
においては、前記第１の素子分離構造がフィールド酸化
膜或いはフィールドシールド素子分離構造とされる。

【００１７】本発明の半導体装置の製造方法の一態様例
は、前記第２の素子分離構造及び前記ゲート電極を形成
した後、前記素子活性領域において、前記ゲート電極と
前記第２の素子分離構造との間にメモリキャパシタを形
成する工程を更に有する。

【００１８】

【作用】本発明の半導体装置の製造方法においては、半
導体基板上で例えば縞状にパターン形成された複数の第
１の素子分離構造を覆うように導電膜を形成し、この導
電膜をパターニングしてゲート電極及びフィールドシー
ルド電極として機能する第２の素子分離構造が同時形成
される。即ち、第２の素子分離構造が形成されて第１の
素子分離構造と第２の素子分離構造とにより囲まれて各
々孤立した素子活性領域が形成されるのと同時に、各素
子活性領域にゲート電極が形成されることになる。

【００１９】ここで、素子活性領域の形成過程に注目す
ると、既に形成された第１の素子分離構造と交差するよ
うに第２の素子分離構造が形成されて各孤立パターンが
画定されるため、各孤立パターンを一工程で形成する場
合のような露光時における光の回り込み等の発生が防止
され、ほぼ設計通りの形状に各素子活性領域が形成され
る。また、第２の素子分離構造及びゲート電極の形成過
程に注目すると、これらが同時形成されるときには、第
１の素子分離構造で仕切られた半導体基板の表面が完全
に平坦であり、これら第２の素子分離構造及びゲート電
極を形成するためのレジストパターンの近傍の半導体基
板上には露光時に光の乱反射の原因となる段差が存しな
い。従って、工程数を増加させることなくレチクルパタ
ーンに忠実なほぼ設計通りの形状に第２の素子分離構造
及びゲート電極が形成される。更にこの場合、換言すれ
ば素子活性領域とゲート電極とが自己整合的にほぼ設計
通りの部位に同時形成されることになり、ゲート電極の
素子活性領域に対する合わせずれの発生が抑止される。

【００２０】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を参照しながら詳細に説明する。本実施形態
においては、半導体装置として記憶メモリとして有用な
ＤＲＡＭを例示し、このＤＲＡＭの構成を製造方法とと
もに説明する。図１〜図７は、本実施形態のＤＲＡＭの
メモリセルの製造方法を工程順に示す概略平面図であ
り、図８及び図９はそれぞれ図１〜図７中の一点鎖線Ａ
−Ａ’に沿った概略断面図である。

【００２１】先ず、図１及び図８（ａ）に示すように、
いわゆるＬＯＣＯＳ法により第１の素子分離構造となる
フィールド酸化膜２を形成する。具体的には、ｐ型のシ
リコン半導体基板１（比抵抗：１Ωｃｍ〜１２Ωｃｍ，
ホウ素（Ｂ）含有）上に熱酸化を施してシリコン酸化膜
を形成した後、このシリコン酸化膜上にシリコン窒化膜
を形成し、このシリコン窒化膜をパターニングして所定
の縞状に残す。続いて、シリコン窒化膜をマスクとして
露出したシリコン酸化膜を選択的に酸化して、縞状のフ
ィールド酸化膜２を形成する。

【００２２】ここで、第１の素子分離構造としては、フ
ィールド酸化膜２の代わりにフィールドシールド素子分
離構造を形成してもよい。この場合、先ず、熱酸化膜を
介したシリコン半導体基板１の全面に例えばＰＨ₃ ガス
を流しながら多結晶シリコン膜を形成し、リンドープの
多結晶シリコン膜を形成する。続いて、この多結晶シリ
コン膜上にキャップ絶縁膜となるシリコン酸化膜を形成
した後、シリコン酸化膜及び多結晶シリコン膜をフィー
ルド酸化膜２と同様のストライプ形状にパターニングす
る。そして、全面にシリコン酸化膜を形成した後、この
シリコン酸化膜の全面を異方性エッチングして、ストラ
イプ形状のシリコン酸化膜及び多結晶シリコン膜の側面
のみにシリコン酸化膜を残してサイドウォールを形成
し、フィールドシールド素子分離構造を完成させる。

【００２３】次に、図２及び図８（ｂ）に示すように、
マスクとして用いたシリコン窒化膜及びその下層のシリ
コン酸化膜を除去し、フィールド酸化膜２を介して露出
したシリコン半導体基板１の表面に再び熱酸化を施し
て、膜厚が５ｎｍ〜１５ｎｍ程度のゲート酸化膜３を形
成する。

【００２４】次に、図３及び図８（ｃ）に示すように、
例えば低圧ＣＶＤ法により、フィールド酸化膜２上を含
む全面に膜厚が１００ｎｍ〜２００ｎｍ程度の多結晶シ
リコン膜２１を形成する。このとき、多結晶シリコン膜
２１の成膜中にＰＨ₃ ガスを流し、多結晶シリコン膜２
１の形成と共に当該多結晶シリコン膜２１内にｎ型の不
純物、ここではリン（Ｐ）或いは砒素（Ａｓ）を２〜６
×１０²⁰（atoms ／ｃｍ³ ）程度の不純物濃度となるよ
うに添加する。なお、成膜中にリンを添加する代わり
に、ノンドープの多結晶シリコン膜を形成後、この多結
晶シリコン膜にリンをイオン注入して添加してもよい。

【００２５】次に、図４及び図８（ｄ）に示すように、
多結晶シリコン膜２１上の全面にフォトレジストを塗布
し、フォトリソグラフィーによりこのフォトレジストを
加工して、フィールド酸化膜２と略直交する縞状のレジ
ストパターン２２を形成する。このとき、図８（ｄ）に
示すように、隣接するフィールド酸化膜２間のシリコン
半導体基板１の表面は完全に平坦とされており、露光時
に光の乱反射の原因となる段差が存しない。従って、レ
チクルパターンに忠実なほぼ設計通りの形状にレジスト
パターン２２が形成されることになる。

【００２６】次に、図５及び図８（ｅ）に示すように、
レジストパターン２２をマスクとして多結晶シリコン膜
２１をドライエッチングし、レジストパターン２２に倣
った縞状に多結晶シリコン膜２１を残して、第２の素子
分離構造であるフィールドシールド電極４及びゲート電
極５を同時形成する。このとき、フィールドシールド電
極４が形成されて隣接する一対のフィールド酸化膜２と
２本のゲート電極５を挟んで隣接する一対のフィールド
シールド電極４とにより囲まれて各々孤立したパターン
の素子活性領域６が形成されるのと同時に、各素子活性
領域６を横切るように２本のゲート電極５が形成される
ことになる。

【００２７】ここで、各素子活性領域６の形成過程に注
目すると、既に形成されたフィールド酸化膜２と交差す
るように第２の素子分離構造が形成されて各孤立パター
ンの素子活性領域６がシリコン半導体基板１上に画定さ
れるため、各孤立パターンを一工程で形成する場合のよ
うな露光時における光の回り込み等の発生が防止され、
ほぼ設計通りの形状に各素子活性領域６が形成される。
また、フィールドシールド電極４及びゲート電極５の形
成過程に注目すると、これらが同時形成されるときに
は、フィールド酸化膜２で仕切られたシリコン半導体基
板１の表面が完全に平坦であり、これらフィールドシー
ルド電極４及びゲート電極５を形成するためのレジスト
パターン２２の近傍のシリコン半導体基板１上には露光
時に光の乱反射の原因となる段差が存しない。従って、
工程数を増加させることなくレチクルパターンに忠実な
ほぼ設計通りの形状にフィールドシールド電極４及びゲ
ート電極５が形成される。更にこの場合、換言すれば素
子活性領域６とゲート電極５とが自己整合的にほぼ設計
通りの部位に同時形成されることになり、ゲート電極５
の素子活性領域６に対する合わせずれの発生が抑止され
る。

【００２８】次に、図６及び図９（ａ）に示すように、
レジストパターン２２を灰化処理等により除去した後、
ゲート電極５及びフィールドシールド電極４をマスクと
して、シリコン半導体基板１の表面領域にｎ型の不純
物、ここではリン（Ｐ）或いは砒素（Ａｓ）を、加速エ
ネルギーを５０ｋｅＶ〜１００ｋｅＶ程度、ドーズ量を
５×１０¹⁵〜５×１０¹⁶（ions／ｃｍ² ）の条件でイオ
ン注入する。続いて、シリコン半導体基板１に熱処理を
施すことにより、ゲート電極５の両側に一対の高濃度の
不純物拡散層であるソース７及びドレイン８を形成す
る。ここで、各素子活性領域６において、２本のゲート
電極５間に形成されたドレイン８は両者のゲート電極５
に共通のものとなる。

【００２９】次に、図７及び図９（ｂ）に示すように、
各素子活性領域６におけるゲート電極５とフィールドシ
ールド電極４との間に、ストレージノード電極１１上に
誘電体膜１２を介してセルプレート電極１３が積層され
てなるメモリキャパシタ９を形成する。

【００３０】具体的には、先ず、フィールド酸化膜２、
フィールドシールド電極４及びゲート電極５を覆うよう
にＣＶＤ法により全面に膜厚が３００ｎｍ程度にシリコ
ン酸化膜を堆積して層間絶縁膜１４を形成する。

【００３１】続いて、層間絶縁膜１４にフォトリソグラ
フィー及びそれに続くドライエッチングを施して、ゲー
ト電極５と隣接するフィールドシールド電極４との間に
おけるシリコン半導体基板１の表面の一部、即ちソース
７の表面の一部を露出させるストレージコンタクト孔１
５を形成する。ここで、上述したように、フィールドシ
ールド電極４及びゲート電極５がそれぞれ相対的にほぼ
設計通りの位置に形成されているため、ストレージコン
タクト孔１５の形成時におけるフィールドシールド電極
４及びゲート電極５に対する重ね合わせ余裕が十分に確
保されており、ゲート電極５とフィールドシールド電極
４との間のほぼ設計通りの位置に短絡等を生ぜしめるこ
となくストレージコンタクト孔１５を形成することがで
きる。

【００３２】続いて、ＣＶＤ法により、ストレージコン
タクト孔１５内を含む層間絶縁膜１４の全面に膜厚が１
００ｎｍ程度の多結晶シリコン膜を形成し、この多結晶
シリコン膜にフォトリソグラフィー及びそれに続くドラ
イエッチングを施して、ストレージコンタクト孔１５内
でソース７と接続されてなるストレージノード電極１１
を形成する。

【００３３】続いて、ＣＶＤ法により、各ストレージノ
ード電極１１を覆うように、膜厚５ｎｍ程度のシリコン
窒化膜を形成した後、熱酸化法により前記シリコン窒化
膜の一部を酸化して、誘電体膜（ＯＮＯ膜）１２を形成
する。

【００３４】しかる後、誘電体膜１２上を含む全面に膜
厚が１００ｎｍ程度の多結晶シリコン膜を形成し、この
多結晶シリコン膜をパターニングして、ストレージノー
ド電極１１を覆う所定形状のセルプレート電極１３を形
成する。

【００３５】次に、図９（ｃ）（図７の一点鎖線Ａ−
Ａ’に対応する部位の断面図）に示すように、ドレイン
８と接続されるビット線１０を形成する。

【００３６】具体的には、先ず、ＣＶＤ法により、各メ
モリキャパシタ９を覆うように膜厚が５００ｎｍ程度と
なるように例えばＢＰＳＧ（Boron-Phospho Silicate G
lass）膜を形成し、リフロー処理を施して表面を平坦化
して層間絶縁膜１６を形成する。

【００３７】続いて、層間絶縁膜１６にフォトリソグラ
フィー及びそれに続くドライエッチングを施し、各素子
活性領域６における２本のゲート電極４間のシリコン半
導体基板１の表面の一部、即ちドレイン８の表面の一部
を露出させるビットコンタクト孔１７を形成する。ここ
で、上述したように、フィールドシールド電極４及びゲ
ート電極５がそれぞれ相対的にほぼ設計通りの位置に形
成されているため、ビットコンタクト孔１７の形成時に
おけるゲート電極５に対する重ね合わせ余裕が十分に確
保されており、各ゲート電極５間のほぼ設計通りの位置
に短絡等を生ぜしめることなくビットコンタクト孔１７
を形成することができる。

【００３８】しかる後、スパッタ法により、ビットコン
タクト孔１７内を含む全面にアルミニウム合金膜を形成
し、このアルミニウム合金膜にフォトリソグラフィー及
びそれに続くドライエッチングを施す。このとき、ビッ
トコンタクト孔１７を充填してドレイン８と接続され、
層間絶縁膜１６上で下層のフィールドシールド電極４及
びゲート電極５とほぼ直交するように帯状に延在するビ
ット線１０が形成される。

【００３９】そして、上層の層間絶縁膜や各種配線層等
を形成する諸工程を経て、ＤＲＡＭのメモリセルを完成
させる。

【００４０】以上説明したように、本実施形態によれ
ば、素子の微細化が進行するにつれて発生しがちな不都
合、例えば素子活性領域の形成不良や周囲に存する段差
に起因するゲート電極の形成不良、重ね合わせ余裕が狭
くなることに起因するゲート電極やメモリキャパシタの
短絡等の問題が解決され、ほぼ設計通りの形状及び位置
にＤＲＡＭの各構成部材を形成することが可能となる。
従って、ＤＲＡＭを代表とする半導体装置の更なる微細
化が進行しても、簡便に素子活性領域及びゲート電極の
重ね合わせ余裕を十分に確保し、合わせずれに起因する
不良の発生を防止して、極めて容易且つ確実に高集積の
信頼性の高い半導体装置が実現される。

【００４１】なお、本実施形態では、ＤＲＡＭのメモリ
セルについて例示したが、本発明はこれに限定されるも
のではない。本発明は、およそ素子活性領域にゲート電
極を有する全ての半導体装置に適用可能である。また、
本実施形態では、第１の素子分離構造であるフィールド
酸化膜２及び第２の素子分離構造であるフィールドシー
ルド電極４を互いにほぼ直交するストライプ形状に形成
する場合について例示したが、本発明はこれに限定され
ることなく、第１の素子分離構造と交差するように第２
の素子分離構造及びゲート電極を同時形成できるレイア
ウトであれば全て適用可能である。

【００４２】

【発明の効果】本発明によれば、素子の微細化が進行す
るにつれて発生しがちな不都合、例えば素子活性領域の
形成不良や周囲に存する段差に起因するゲート電極の形
成不良、重ね合わせ余裕が狭くなることに起因するゲー
ト電極やメモリキャパシタの短絡等の問題が解決され、
ほぼ設計通りの形状及び位置に半導体装置の各構成部材
を形成することが可能となる。従って、半導体装置の更
なる微細化が進行しても、簡便に素子活性領域及びゲー
ト電極の重ね合わせ余裕を十分に確保し、合わせずれに
起因する不良の発生を防止して、極めて容易且つ確実に
高集積の信頼性の高い半導体装置を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の実施形態の半導体装置の製造方法を工
程順に示す概略平面図である。

【図２】図１に引き続き、本発明の実施形態の半導体装
置の製造方法を工程順に示す概略平面図である。

【図３】図２に引き続き、本発明の実施形態の半導体装
置の製造方法を工程順に示す概略平面図である。

【図４】図３に引き続き、本発明の実施形態の半導体装
置の製造方法を工程順に示す概略平面図である。

【図５】図４に引き続き、本発明の実施形態の半導体装
置の製造方法を工程順に示す概略平面図である。

【図６】図５に引き続き、本発明の実施形態の半導体装
置の製造方法を工程順に示す概略平面図である。

【図７】図６に引き続き、本発明の実施形態の半導体装
置の製造方法を工程順に示す概略平面図である。

【図８】本発明の実施形態の半導体装置の製造方法を工
程順に示しており、図１〜図５の中の一点鎖線Ａ−Ａ’
に沿った概略断面図である。

【図９】本発明の実施形態の半導体装置の製造方法を工
程順に示しており、図６及び図７の中の一点鎖線Ａ−
Ａ’に沿った概略断面図である。

【符号の説明】

１ シリコン半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ フィールドシールド電極 ５ ゲート電極 ６ 素子活性領域 ７ ソース ８ ドレイン ９ メモリキャパシタ １０ ビット線 １１ ストレージノード電極 １２ 誘電体膜 １３ セルプレート電極 １４，１６ 層間絶縁膜 １５ ストレージコンタクト孔 １７ ビットコンタクト孔 ２１ 多結晶シリコン膜 ２２ レジストパターン

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された複数の第１の
   素子分離構造と、 前記半導体基板上に絶縁膜を介し、前記第１の素子分離
   構造と交差するように形成された複数の導電膜とを備
   え、 少なくとも１つの前記導電膜がゲート電極として機能す
   るとともに、前記ゲート電極を介して近接する前記導電
   膜が第２の素子分離構造として機能し、 前記第１の素子分離構造と前記第２の素子分離構造とに
   より囲まれて前記半導体基板上で分離された素子活性領
   域に前記ゲート電極を含むことを特徴とする半導体装
   置。
2. 【請求項２】 前記第１の素子分離構造及び前記導電膜
   は、それぞれ縞状に形成されており、前記ゲート電極が
   前記素子活性領域を横切るように形成されていることを
   特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記第１の素子分離構造がフィールド酸
   化膜或いはフィールドシールド素子分離構造であること
   を特徴とする請求項１又は２に記載の半導体装置。
4. 【請求項４】 前記各素子活性領域において、前記ゲー
   ト電極と前記第２の素子分離構造との間にメモリキャパ
   シタを備えたことを特徴とする請求項１〜３のいずれか
   １項に記載の半導体装置。
5. 【請求項５】 半導体基板上に複数の第１の素子分離構
   造を形成する工程と、 前記第１の素子分離構造間の前記半導体基板上に絶縁膜
   を形成する工程と、 前記第１の素子分離構造上を含む前記絶縁膜の全面に導
   電膜を形成する工程と、 前記導電膜を、前記第１の素子分離構造と交差する複数
   の第２の素子分離構造及びゲート電極のパターンに加工
   し、前記第１の素子分離構造と前記第２の素子分離構造
   とにより囲まれて前記半導体基板上で分離された素子活
   性領域を形成するとともに、前記素子活性領域に前記ゲ
   ート電極を形成する工程とを有することを特徴とする半
   導体装置の製造方法。
6. 【請求項６】 前記第１の素子分離構造及び前記導電膜
   をそれぞれ縞状に形成し、前記ゲート電極を前記素子活
   性領域を横切るように形成することを特徴とする請求項
   ５に記載の半導体装置の製造方法。
7. 【請求項７】 前記第１の素子分離構造をフィールド酸
   化膜或いはフィールドシールド素子分離構造とすること
   を特徴とする請求項５又は６に記載の半導体装置の製造
   方法。
8. 【請求項８】 前記第２の素子分離構造及び前記ゲート
   電極を形成した後、前記素子活性領域において、前記ゲ
   ート電極と前記第２の素子分離構造との間にメモリキャ
   パシタを形成する工程を更に有することを特徴とする請
   求項５〜７のいずれか１項に記載の半導体装置の製造方
   法。