JP2001036034A

JP2001036034A - 半導体装置およびその製造方法

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Publication number: JP2001036034A
Application number: JP11204673A
Authority: JP
Inventors: Tsutomu Okazaki; 勉岡崎; Yoshihiro Ikeda; 良広池田; Osamu Tsuchiya; 修土屋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-07-19
Filing date: 1999-07-19
Publication date: 2001-02-09

Abstract

(57)【要約】【課題】メモリ領域の活性領域を形成するためのフォ
トリソグラリィ技術およびエッチング技術におけるプロ
セスマージンを拡大させる。【解決手段】ＤＲＡＭのメモリ領域における活性領域
Ｌを平面帯状に形成し、これを活性領域Ｌの幅方向に所
定の寸法を隔てて複数配置した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、メモリ領域を有する半導体
装置およびその製造技術に適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】メモリ領域を有する半導体装置の代表例
としてＤＲＡＭ（Dynamic Random Access Memory）があ
る。ＤＲＡＭは、そのメモリセルが、１つのメモリセル
選択用ＭＩＳ（Metal Insulator Semiconductor ）トラ
ンジスタと、それに直列に接続されたキャパシタ（情報
蓄積用の容量素子）とから構成されているため、集積度
が高く、ビット当たりの単価を安くすることができる等
の理由から大容量のメモリを必要とする各種コンピュー
タのメイン・メモリや通信機器等に広く使用されてい
る。ところで、本発明者が検討した技術においては、上
記メモリセル選択用のＭＩＳトランジスタのソース・ド
レイン用の一対の半導体領域が形成される活性領域が、
メモリセル毎に、個々孤立島状に分離されて配置されて
いる。なお、ＤＲＡＭについては、例えば株式会社プレ
スジャーナル社、平成９年１０月２４日発行、「月刊セ
ミコンダクタワールド増刊号’９８最新半導体プロセス
技術」ｐ．２７〜３６に記載があり、ＤＲＡＭの製造プ
ロセスおよび課題等について開示されている。

【０００３】

【発明が解決しようとする課題】ところが、メモリ領域
の活性領域を孤立島状に配置する上記技術においては、
以下の課題があることを本発明者は見出した。

【０００４】すなわち、活性領域を形成するためのフォ
トリソグラリィ技術およびエッチング技術におけるプロ
セスマージンの確保が困難である。これは素子の微細
化、高集積化に伴い益々困難となる。その結果、素子の
特性、再現性および歩留まりが低下する。

【０００５】本発明の目的は、活性領域を形成するため
のフォトリソグラリィ技術およびエッチング技術におけ
るプロセスマージンを拡大させることのできる技術を提
供することにある。

【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００８】すなわち、本発明の半導体装置は、半導体
基板におけるメモリ領域に形成された活性領域の平面形
状を帯状とし、前記メモリ領域内において前記活性領域
をその幅方向に沿って所定の寸法を隔てて複数配置した
ものである。

【０００９】また、本発明の半導体装置の製造方法は、
（ａ）半導体基板におけるメモリ領域に平面帯状の活性
領域をその幅方向に沿って所定の寸法を隔てて複数形成
する工程と、（ｂ）前記活性領域の各々の長手方向に沿
って複数のメモリセルを形成する工程とを有するもので
ある。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴを
ｎＭＩＳと略す。

【００１１】本実施の形態においては、例えばＳＤＲＡ
Ｍ（Synchronous Dynamic Random Access Memory）また
は強誘電体メモリ（ＦｅＲＡＭ；Ferro-electric RAM）
に、本発明を適用した場合について説明する。

【００１２】図１には本実施の形態の半導体装置におけ
る半導体基板（半導体装置の製造工程においては半導体
ウエハと称する略平面円形状の薄板）１のメモリ領域に
おける要部平面図が示されている。また、図２〜図５に
は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線およ
びＤ−Ｄ線の断面図が示されている。

【００１３】半導体基板１は、例えばｐ^-型の単結晶シ
リコンからなる。メモリ領域Ｍにおける半導体基板１の
主面には、ｐウエル２が形成されている。このｐウエル
２は、ｎ型の半導体領域３によって取り囲まれて半導体
基板１とは電気的に分離されている。これにより、半導
体基板１の他の領域に形成された入出力回路などからメ
モリ領域にノイズが侵入するのを防ぐことができる。こ
のｐウエル２は、例えばホウ素が導入されてなり、例え
ば次の条件で形成されている。すなわち、ホウ素を、２
５０ｋｅＶ程度、１×１０¹³／ｃｍ²程度で打ち込む処
理と、１３０ｋｅＶ程度、１×１０¹³／ｃｍ²程度で打
ち込む処理と、４０ｋｅＶ、５×１０¹¹／ｃｍ²程度で
打ち込む処理との３回のイオン打ち込みで形成されてい
る。また、ｎ型の半導体領域３は、例えばリンが導入さ
れてなり、そのイオン打ち込みエネルギーは、例えば
１. ５ＭｅＶ程度、ドーズ量は、例えば１×１０¹³／ｃ
ｍ²程度である。

【００１４】まず、このような半導体基板１に対して熱
酸化処理を施すことにより、半導体基板１の主面上に、
例えば酸化シリコン膜からなるパッド絶縁膜４を形成し
た後、その上に、例えば窒化シリコン膜からなる絶縁膜
５をＣＶＤ法等によって形成し、さらに、そのパッド絶
縁膜４および絶縁膜５をフォトリソグラフィ技術および
ドライエッチング技術によって最小加工寸法のライン／
スペースとなるように加工する。これにより、半導体基
板１の主面上に、平面帯状（線状）に延在するパッド絶
縁膜４および絶縁膜５をその幅方向（図１の上下方向）
に所定の寸法を隔てて複数形成する。

【００１５】続いて、その絶縁膜５をエッチングマスク
として、半導体基板１に対してエッチング処理を施すこ
とにより、半導体基板１に、平面帯状に延在する溝６を
形成する。この溝６の深さは、例えば３５０ｎｍ程度で
ある。その後、図６〜図１０に示すように、平面帯状に
延在する溝型の分離部７および平面帯状に延在する活性
領域Ｌを形成する。なお、図６は図１と同一平面位置に
おける上記メモリ領域の要部拡大平面図、図７〜図１０
は、それぞれ図６のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線およ
びＤ−Ｄ線の断面図である。

【００１６】この溝型の分離部７は、次のように形成す
る。まず、溝６を形成した後、絶縁膜５を残したまま溝
６の内壁面を酸化する。続いて、溝６の内壁面を含む半
導体基板１の主面上に、例えば酸化シリコン膜からなる
絶縁膜をＣＶＤ法によって堆積した後、これをＣＭＰ
（Chemical Mechanical Polish）法等によって研磨する
ことで平坦化する。この時、窒化シリコン膜等からなる
絶縁膜５をエッチングストッパとする。その後、絶縁膜
５を熱リン酸等によってエッチング除去することによ
り、平面帯状に延在する溝型の分離部７および平面帯状
に延在する活性領域Ｌを形成する。分離部７および活性
領域Ｌは、その幅方向（図６の上下方向）に交互に配置
されている。

【００１７】このような本実施の形態においては、パッ
ド絶縁膜４および絶縁膜５のパターン、すなわち、活性
領域Ｌのパターンを平面帯状に形成することにより、そ
のパターンを孤立島状に形成する場合に比べて、そのパ
ターンの平面寸法を大きくすることができるので、絶縁
膜５等のパターニングのためのフォトリソグラフィ工程
およびエッチング工程におけるプロセスマージンを拡大
させることができる。このため、活性領域Ｌに形成され
る素子の電気的特性、再現性を向上させることができ
る。したがって、半導体装置の信頼性を向上させること
ができる。また、半導体装置の歩留まり向上を推進させ
ることができる。

【００１８】次いで、図１１〜図１５に示すように、ワ
ード線ＷＬを、例えば次のようにして形成する。なお、
図１１は図１と同一平面位置におけるメモリ領域の要部
拡大平面図、図１２〜図１５は、それぞれ図１１のＡ−
Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線の断面図であ
る。

【００１９】まず、半導体基板１に対してゲート酸化処
理を施すことにより、半導体基板１の活性領域Ｌ上に、
例えば酸化シリコン膜からなるゲート絶縁膜８を形成す
る。このゲート絶縁膜８の形成後に、例えば半導体基板
１に対して、ＮＯ（酸化窒素）あるいはＮ₂Ｏ（亜酸化
窒素）等の雰囲気中で熱処理を施して、ゲート絶縁膜８
と半導体基板１との界面に窒素を偏析させることもでき
る（酸窒化処理）。ゲート絶縁膜８が８nm程度まで薄く
なると、半導体基板１との熱膨張係数差に起因して両者
の界面に生じる歪みが顕在化し、ホットキャリアの発生
を誘発する。半導体基板１との界面に偏析した窒素はこ
の歪みを緩和するので、上記の酸窒化処理は、極薄のゲ
ート絶縁膜８の信頼性を向上させ、かつ、ホットキャリ
アを抑制することができ、メモリセル選択用ＭＩＳＦＥ
Ｔの信頼性を向上させることができる。

【００２０】続いて、半導体基板１の主面上（分離部７
およびゲート絶縁膜８の上面を含む）に、例えばリン等
を含有する低抵抗ポリシリコン膜上にタングステンシリ
サイド等からなるシリサイド膜を形成してなる、いわゆ
るポリサイド構造の導体膜をＣＶＤ法等によって形成し
た後、その上に、例えば酸化シリコン膜からなる絶縁膜
を介して、例えば窒化シリコン膜からなる絶縁膜を共に
ＣＶＤ法等によって堆積する。

【００２１】その後、その導体膜、その上の酸化シリコ
ン膜等からなる絶縁膜およびその上の窒化シリコン膜等
からなる絶縁膜をフォトリソグラフィ技術およびドライ
エッチング技術によってパターニングすることにより、
上記ポリサイド構造の導体膜で構成されるワード線Ｗ
Ｌ、すなわち、ゲート電極９、その上の酸化シリコン膜
等からなる絶縁膜１０およびその上の窒化シリコン膜等
からなるキャップ絶縁膜１１を形成する。ワード線ＷＬ
は分離部７の延在方向（または活性領域Ｌの延在方向）
に対して交差する方向に延在形成されている。そして、
このワード線ＷＬにおいて、活性領域Ｌと平面的に重な
る部分がゲート電極９となっている。ただし、ワード線
ＷＬ（ゲート電極９）は、低抵抗ポリシリコン膜の単体
膜で形成することもできる。また、低抵抗ポリシリコン
膜上に窒化タングステン（ＷＮ）膜などからなるバリア
メタル層を介してタングステン（Ｗ）膜などの高融点金
属膜を形成してなる、いわゆるポリメタルゲート電極構
造とすることもできる。ポリメタルゲート電極構造の場
合は、ポリシリコン膜やポリサイド膜で構成されたゲー
ト電極に比べて電気抵抗が低いので、ワード線ＷＬの信
号遅延を低減することができる。

【００２２】次いで、図１６〜図２０に示すように、メ
モリセル選択用のＭＩＳトランジスタのソース・ドレイ
ン用の一対の半導体領域１２を、例えば次のようにして
形成する。なお、図１６は図１と同一平面位置のメモリ
領域の要部拡大平面図、図１７〜図２０は、それぞれ図
１６のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線の
断面図である。

【００２３】まず、半導体基板１の主面上に、互いに隣
接するメモリセル選択用のＭＩＳトランジスタの隣接間
が覆われ、それ以外の領域が露出されるような平面四角
形上のフォトレジスト膜１３Ａをフォトリソグラフィ技
術によって形成する。続いて、そのフォトレジスト膜１
３Ａをマスクとして、例えばリン等のような不純物を半
導体基板１の活性領域Ｌにイオン注入法等によって注入
する。この際のイオン打ち込みエネルギーは、例えば２
０ｋｅＶ程度、ドーズ量は、例えば２×１０¹³／ｃｍ²
程度である。これにより、ｎ型の上記一対の半導体領域
１２を形成し、メモリセル選択用のＭＩＳＦＥＴＱｓを
形成する。本実施の形態においては、互いに隣接するメ
モリセル選択用のＭＩＳＦＥＴＱｓの隣接間における半
導体基板１には不純物を導入しないことで、同一の帯状
の活性領域Ｌ内において隣接するメモリセル選択用のＭ
ＳＩＦＥＴＱｓ間の電気的な分離を行っている。すなわ
ち、その不純物が打ち込まれない領域が、半導体基板１
におけるビット線延在方向の分離領域として機能してい
る。

【００２４】この分離領域を形成するために、他の実施
の形態として図２１〜図２５に示す工程を追加すること
もできる。まず、上記フォトレジスト膜１３Ａを除去し
た後、互いに隣接するメモリセル選択用のＭＩＳＦＥＴ
Ｑｓの隣接間が露出され、それ以外の領域が覆われるよ
うなフォトレジスト膜１３Ｂを形成する。このフォトレ
ジスト膜１３Ｂは、フォトレジスト膜１３Ａの反転パタ
ーンである。したがって、フォトレジスト膜のタイプを
変えることで同じフォトマスクを用いてパターンの転写
が可能である。続いて、そのフォトレジスト膜１３Ｂを
マスクとして、例えばホウ素または２フッ化ホウ素をイ
オン注入法によって半導体基板１に注入することによ
り、ｐ型の半導体領域１４を形成する。このｐ型の半導
体領域１４が分離部として機能している。この場合、分
離能力を向上させることが可能となる。

【００２５】次に、上記一対の半導体領域１２の形成工
程後、プラグの形成工程に移行する。これを図２６〜図
３０により説明する。なお、図２６は図１と同一平面位
置のメモリ領域の要部拡大平面図、図２７〜図３０は、
それぞれ図２６のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線および
Ｄ−Ｄ線の断面図である。

【００２６】まず、半導体基板１上に、例えば窒化シリ
コン膜からなる絶縁膜１５をＣＶＤ法等によって下地形
状を反映するように薄く形成する。これにより、ワード
線ＷＬ（ゲート電極９）の表面（側面および上面）を覆
う。続いて、絶縁膜１５上に、例えば酸化シリコン膜か
らなる絶縁膜１６を形成した後、絶縁膜１５，１６に、
例えば平面略円形状の接続孔１７をフォトリソグラフィ
技術およびドライエッチング技術によってワード線ＷＬ
に対して自己整合的に穿孔する。

【００２７】この接続孔１７を形成するためのドライエ
ッチング処理に際しては、選択エッチング処理を施す。
すなわち、最初は、酸化シリコン膜の方が窒化シリコン
膜よりもエッチング除去され易い条件でエッチング処理
を施し、窒化シリコン膜からなる絶縁膜１５が露出され
た段階で、今度は窒化シリコン膜の方が酸化シリコン膜
よりもエッチング除去され易い条件でエッチング処理を
施す。

【００２８】このような選択エッチング処理を施さない
と、接続孔１７をワード線ＷＬに対して自己整合的に形
成することができない。また、例えば接続孔１７の平面
位置が若干ずれて分離部７に平面的に重なると、分離部
７の上部の酸化シリコン膜も除去されてしまう結果、素
子特性の変動や素子不良が生じる場合がある。上記選択
エッチング処理を施せば、最初のエッチング条件におい
ては窒化シリコン膜からなる絶縁膜１５がエッチングス
トッパとして機能するので、接続孔１７をワード線ＷＬ
に対して自己整合的に穿孔できる。また、絶縁膜１５を
エッチングストッパとして機能させ、かつ、絶縁膜１５
のエッチング処理に際しては酸化シリコン膜はエッチン
グ除去され難い条件となっているので、接続孔１７の平
面位置が若干ずれても分離部７の上部の酸化シリコン膜
がエッチング除去されてしまうこともない。

【００２９】その後、半導体基板１上に、例えばリンが
１×１０²⁰ｃｍ³程度含有された多結晶シリコン膜から
なる導体膜をＣＶＤ法等によって形成した後、その導体
膜をＣＭＰ（Chemical Mechanical Polishing ）法等に
よって削ることにより、接続孔１７内にプラグ１８を形
成する。

【００３０】次いで、ビット線用の接続部の形成工程に
移行する。これを、図３１〜図３５により説明する。な
お、図３１は図１と同一平面位置のメモリ領域の要部拡
大平面図、図３２〜図３５は、それぞれ図３１のＡ−Ａ
線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線の断面図であ
る。

【００３１】まず、絶縁膜１６上（プラグ１８の上面を
含む）に、例えば酸化シリコン膜からなる絶縁膜１９を
ＣＶＤ法等によって形成した後、絶縁膜１９、１６に、
プラグ１８の上面および側面一部が露出するような接続
孔２０を形成する。この接続孔２０の平面形状は、例え
ば平面楕円形状（活性領域Ｌの延在方向（図３１の横方
向）に対して交差する方向（図３１の上下方向）の寸法
の方が活性領域Ｌの延在方向の寸法よりも長く）に形成
されている。この接続孔２０を穿孔するためのエッチン
グ処理に際しては、酸化シリコン膜の方が窒化シリコン
膜よりもエッチング除去され易い条件でエッチング処理
を施す。これにより、窒化シリコン膜からなる絶縁膜１
５をエッチングストッパとして機能させることができる
ので、接続孔２０の底部から半導体基板１が露出されな
いように接続孔２０を形成することができる。続いて、
例えば窒化チタン等のような導体膜をＣＶＤ法等によっ
て堆積した後、これをＣＭＰ法等によって研磨すること
により、接続孔２０内に導体膜２１を埋め込む。この導
体膜２１はプラグ１８を介して半導体領域１２と電気的
に接続されている。

【００３２】次いで、ビット線の形成工程に移行する。
これを図３６〜図４０により説明する。なお、図３６は
図１と同一平面位置のメモリ領域の要部拡大平面図、図
３７〜図４０は、それぞれ図３６のＡ−Ａ線、Ｂ−Ｂ
線、Ｃ−Ｃ線およびＤ−Ｄ線の断面図である。

【００３３】まず、絶縁膜１９上（導体膜２１の上面を
含む）に、例えばアルミニウム、アルミニウム合金また
は銅からなる導体膜をスパッタリング法等によって堆積
した後、これをフォトリソグラフィ技術およびドライエ
ッチング技術によってパターニングすることによりビッ
ト線ＢＬを形成する。この際、本実施の形態においては
ビット線形成用の導体膜上にビット線形成用のフォトレ
ジスト膜をフォトリソグラフィ技術によって形成した
後、それに対してアッシング処理を施すことにより、フ
ォトレジスト膜の線幅を細らせる。これにより、露光処
理における最小加工寸法よりもビット線ＢＬの線幅を細
らせることが可能となる。

【００３４】次いで、キャパシタ用の接続部の形成工程
に移行する。これを図４１〜図４５によって説明する。
なお、図４１は図１と同一平面位置のメモリ領域の要部
拡大平面図、図４２〜図４５は、それぞれ図４１のＡ−
Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線の断面図であ
る。

【００３５】まず、絶縁膜１９上に、例えば酸化シリコ
ン膜からなる絶縁膜２２をＣＶＤ法等によって堆積する
ことにより、ビット線ＢＬを覆う。続いて、絶縁膜１
９，２２に下層のプラグ１８の上面が露出するような接
続孔２３をフォトリソグラフィ技術およびドライエッチ
ング技術によって穿孔する。この接続孔２３の直径は、
接続孔１７の直径よりも小さい。その後、例えば低抵抗
ポリシリコン膜等のような導体膜をＣＶＤ法等によって
堆積した後、これをＣＭＰ法等によって研磨することに
より、接続孔２３内に導体膜２４を埋め込む。この導体
膜２４はプラグ１８を介して半導体領域１２と電気的に
接続されている。

【００３６】次いで、キャパシタの下部電極形成工程に
移行する。これを図４６〜図５０によって説明する。な
お、図４６は図１と同一平面位置のメモリ領域の要部拡
大平面図、図４７〜図５０は、それぞれ図４６のＡ−Ａ
線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線の断面図であ
る。

【００３７】まず、絶縁膜２２上（導体膜２４の上面を
含む）に、例えば窒化シリコン膜からなる絶縁膜２５を
ＣＶＤ法等によって堆積した後、その上にＴＥＯＳ（Te
traethoxysilane ）ガスを用いたＣＶＤ法等によって酸
化シリコン膜等からなる絶縁膜２６を形成する。続い
て、その絶縁膜２６，２５に導体膜２４の上面が露出す
るようなキャパシタ孔２７をフォトリソグラフィ技術お
よびドライエッチング技術によって穿孔する。このドラ
イエッチング処理は、上記選択エッチング処理と同じよ
うにする。その後、窒化シリコン膜２５をエッチング除
去する。その後、例えば低抵抗ポリシリコン膜からなる
導体膜をＣＶＤ法等によって被着した後、これを異方性
のドライエッチングによってエッチバックすることによ
り、キャパシタ孔２７内にキャパシタの下部電極２８を
形成する。この下部電極２８は、導体膜２４およびプラ
グ１８を通じてメモリセル選択用のＭＩＳＦＥＴＱｓの
半導体領域１２と電気的に接続されている。下部電極材
料は、多結晶シリコン膜に限定されるものではなく、例
えばタングステン、プラチナ（Ｐｔ）、ルテニウム（Ｒ
ｕ）などの高融点金属や酸化ルテニウム（ＲｕＯ）、酸
化イリジウム（ＩｒＯ）などの導電性金属酸化物で構成
することもできる。

【００３８】次いで、キャパシタの形成工程に移行す
る。これを図５１〜図５５によって説明する。なお、図
５１は図１と同一平面位置のメモリ領域の要部拡大平面
図、図５２〜図５５は、それぞれ図５１のＡ−Ａ線、Ｂ
−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線の断面図である。

【００３９】まず、例えば酸化シリコン膜と窒化シリコ
ン膜との積層膜、五酸化タンタル膜からなる容量絶縁膜
２９をＣＶＤ法等によって形成する。ただし、容量絶縁
膜２９はこれらに限定されるものではなく、例えば（Ｂ
ａ, Ｓｒ）ＴｉＯ3 （以下、ＢＳＴと称す）、ＳＴＯ、
ＢａＴｉＯ₃（チタン酸バリウム）、ＰｂＴｉＯ₃（チ
タン酸鉛）、ＰＺＴ（ＰｂＺｒ_XＴｉ_1-XＯ₃）、ＰＬ
Ｔ（ＰｂＬａ_XＴｉ_1- _XＯ₃）、ＰＬＺＴなどの金属酸
化物からなる高（強）誘電体膜で構成することもでき
る。このような高誘電体膜を用いる場合には、下部電極
材料を、上記化学的安定性の高いプラチナ（Ｐｔ）、加
工性が容易なルテニウム（Ｒｕ）、酸化ルテニウム（Ｒ
ｕＯ）または酸化イリジウム（ＩｒＯ）等を用いること
が好ましい。また、これらの強誘電体材料を用いること
により、ＦｅＲＡＭを構成しても良い。その後、例えば
タングステン等からなる上部電極用の導体膜をスパッタ
リング法によって形成した後、これをフォトリソグラフ
イ技術およびドライエッチング技術によってパターニン
グすることにより、上部電極３０を形成し、例えばクラ
ウン型のキャパシタ（情報蓄積用の容量素子）３１を形
成する。このようにしてキャパシタ３１を形成した後、
第２層配線および表面保護膜を形成し、ＳＤＲＡＭを製
造する。

【００４０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００４１】例えば前記実施の形態においては、キャパ
シタがクラウン型の場合について説明したが、これに限
定されるものではなく種々変更可能であり、例えばフィ
ン型やフラット型にも本発明を適用できる。

【００４２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＤＲ
ＡＭまたはＦＥＲＡＭ（Ferroelectric Random Access
Memory）に適用した場合について説明したが、それに限
定されるものではなく、例えば通常のＤＲＡＭ、ＤＲＡ
ＭやＦＥＲＡＭを持つ論理回路等のような他の半導体装
置にも適用できる。

【００４３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００４４】(1).本発明によれば、活性領域のパターン
を平面帯状に形成することにより、そのパターンを孤立
島状に形成する場合に比べて、そのパターンの平面寸法
を大きくすることができるので、分離部形成用のパター
ン形成時におけるフォトリソグラフィ工程およびエッチ
ング工程のプロセスマージンを拡大させることができ
る。

【００４５】(2).上記(1) により、活性領域に形成され
る素子の電気的特性、再現性を向上させることができ
る。

【００４６】(3).上記(2) により、半導体装置の信頼性
を向上させることができる。

【００４７】(4).上記(2) により、半導体装置の歩留ま
り向上を推進させることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
工程中におけるメモリ領域の要部平面図である。

【図２】図１のＡ−Ａ線の断面図である。

【図３】図１のＢ−Ｂ線の断面図である。

【図４】図１のＣ−Ｃ線の断面図である。

【図５】図１のＤ−Ｄ線の断面図である。

【図６】図１に続く半導体装置の製造工程中におけるメ
モリ領域の要部平面図である。

【図７】図６のＡ−Ａ線の断面図である。

【図８】図６のＢ−Ｂ線の断面図である。

【図９】図６のＣ−Ｃ線の断面図である。

【図１０】図６のＤ−Ｄ線の断面図である。

【図１１】図６に続く半導体装置の製造工程中における
メモリ領域の要部平面図である。

【図１２】図１１のＡ−Ａ線の断面図である。

【図１３】図１１のＢ−Ｂ線の断面図である。

【図１４】図１１のＣ−Ｃ線の断面図である。

【図１５】図１１のＤ−Ｄ線の断面図である。

【図１６】図１１に続く半導体装置の製造工程中におけ
るメモリ領域の要部平面図である。

【図１７】図１６のＡ−Ａ線の断面図である。

【図１８】図１６のＢ−Ｂ線の断面図である。

【図１９】図１６のＣ−Ｃ線の断面図である。

【図２０】図１６のＤ−Ｄ線の断面図である。

【図２１】図１６に続く半導体装置の製造工程中におけ
るメモリ領域の要部平面図である。

【図２２】図２１のＡ−Ａ線の断面図である。

【図２３】図２１のＢ−Ｂ線の断面図である。

【図２４】図２１のＣ−Ｃ線の断面図である。

【図２５】図２１のＤ−Ｄ線の断面図である。

【図２６】図２１に続く半導体装置の製造工程中におけ
るメモリ領域の要部平面図である。

【図２７】図２６のＡ−Ａ線の断面図である。

【図２８】図２６のＢ−Ｂ線の断面図である。

【図２９】図２６のＣ−Ｃ線の断面図である。

【図３０】図２６のＤ−Ｄ線の断面図である。

【図３１】図２６に続く半導体装置の製造工程中におけ
るメモリ領域の要部平面図である。

【図３２】図３１のＡ−Ａ線の断面図である。

【図３３】図３１のＢ−Ｂ線の断面図である。

【図３４】図３１のＣ−Ｃ線の断面図である。

【図３５】図３１のＤ−Ｄ線の断面図である。

【図３６】図３１に続く半導体装置の製造工程中におけ
るメモリ領域の要部平面図である。

【図３７】図３６のＡ−Ａ線の断面図である。

【図３８】図３６のＢ−Ｂ線の断面図である。

【図３９】図３６のＣ−Ｃ線の断面図である。

【図４０】図３６のＤ−Ｄ線の断面図である。

【図４１】図３６に続く半導体装置の製造工程中におけ
るメモリ領域の要部平面図である。

【図４２】図４１のＡ−Ａ線の断面図である。

【図４３】図４１のＢ−Ｂ線の断面図である。

【図４４】図４１のＣ−Ｃ線の断面図である。

【図４５】図４１のＤ−Ｄ線の断面図である。

【図４６】図４１に続く半導体装置の製造工程中におけ
るメモリ領域の要部平面図である。

【図４７】図４６のＡ−Ａ線の断面図である。

【図４８】図４６のＢ−Ｂ線の断面図である。

【図４９】図４６のＣ−Ｃ線の断面図である。

【図５０】図４６のＤ−Ｄ線の断面図である。

【図５１】図４６に続く半導体装置の製造工程中におけ
るメモリ領域の要部平面図である。

【図５２】図５１のＡ−Ａ線の断面図である。

【図５３】図５１のＢ−Ｂ線の断面図である。

【図５４】図５１のＣ−Ｃ線の断面図である。

【図５５】図５１のＤ−Ｄ線の断面図である。

【符号の説明】

１半導体基板２ｐウエル３ｎ型の半導体領域４パッド絶縁膜５絶縁膜６溝７分離部８ゲート絶縁膜９ゲート電極１０絶縁膜１１キャップ絶縁膜１２ｎ型の半導体領域１３Ａフォトレジスト膜１４ｐ型の半導体領域１５絶縁膜１６絶縁膜１７接続孔１８プラグ１９絶縁膜２０接続孔２１導体膜２２絶縁膜２３接続孔２４導体膜２５絶縁膜２６絶縁膜２７キャパシタ孔２８下部電極２９容量絶縁膜３０上部電極３１キャパシタＷＬワード線ＢＬビット線Ｑｓメモリセル選択用のＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者土屋修東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F083 AD24 FR02 JA14 JA15 JA32 JA38 JA39 JA53 KA01 LA16 MA06 MA19 NA01 PR03 PR12 PR21 PR36 PR40

Claims

【特許請求の範囲】

【請求項１】半導体基板におけるメモリ領域に形成さ
れた活性領域の平面形状を帯状とし、前記メモリ領域内
において前記活性領域をその幅方向に沿って所定の寸法
を隔てて複数配置したことを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前
記活性領域の平面形状を半導体基板に形成された溝型の
分離部によって形成したことを特徴とする半導体装置。
【請求項３】請求項１または２記載の半導体装置にお
いて、前記メモリ領域に配置された複数のメモリセルの
各々をメモリセル選択用の電界効果トランジスタと情報
蓄積用の容量素子とで構成し、前記活性領域の各々にそ
の長手方向に沿って前記メモリセル選択用の電界効果ト
ランジスタを複数個配置し、前記活性領域に前記メモリ
セル選択用の電界効果トランジスタのソース・ドレイン
用の一対の半導体領域を形成したことを特徴とする半導
体装置。
【請求項４】請求項３記載の半導体装置において、前
記一対の半導体領域の一方が接続される第１の接続孔の
寸法よりも、前記第１の接続孔に埋め込まれた導体膜と
ビット線とを電気的に接続する第２の接続孔の寸法を大
きくしたことを特徴とする半導体装置。
【請求項５】（ａ）半導体基板におけるメモリ領域に
平面帯状の活性領域をその幅方向に沿って所定の寸法を
隔てて複数形成する工程と、（ｂ）前記活性領域の各々
の長手方向に沿って複数のメモリセルを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】（ａ）半導体基板に平面帯状の溝をその
幅方向に沿って所定の寸法を隔てて複数形成した後、そ
の溝内に分離膜を埋め込むことにより平面帯状の分離部
および活性領域を形成する工程と、（ｂ）前記（ａ）工
程後、前記活性領域上にゲート絶縁膜を形成する工程
と、（ｃ）前記ゲート絶縁膜上に前記分離部の長手方向
に対して平面的に交差するようにワード線を形成する工
程と、（ｄ）前記活性領域にメモリセル選択用の電界効
果トランジスタにおけるソース・ドレイン用の一対の半
導体領域を形成する工程と、（ｅ）前記ソース・ドレイ
ン用の一対の半導体領域のいずれか一方に電気的に接続
される情報蓄積用の容量素子を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項７】請求項６記載の半導体装置の製造方法に
おける前記（ｄ）工程において、前記ワード線形成工程後の半導体基板上に前記活性領域
の長手方向に隣接されるメモリセル選択用の電界効果ト
ランジスタの隣接間が覆われ、かつ、前記メモリセル選
択用の電界効果トランジスタのソース・ドレイン用の一
対の半導体領域が露出されるようなマスクパターンを形
成する工程と、前記ワード線およびマスクパターンをマスクとして、前
記半導体基板に前記一対の半導体領域を形成するための
第１の不純物を導入する工程とを有することを特徴とす
る半導体装置の製造方法。
【請求項８】請求項７記載の半導体装置の製造方法に
おいて、前記第１の不純物の導入工程後に、前記メモリ
セル選択用の電界効果トランジスタの隣接間が露出さ
れ、かつ、それ以外の領域が覆われるようなマスクパタ
ーンをマスクとして、前記メモリセル選択用の電解効果
トランジスタの隣接間に、前記第１の不純物とは反対導
電型の第２の不純物を導入する工程を有することを特徴
とする半導体装置の製造方法。