JPH065815A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH065815A JPH065815A JP4158371A JP15837192A JPH065815A JP H065815 A JPH065815 A JP H065815A JP 4158371 A JP4158371 A JP 4158371A JP 15837192 A JP15837192 A JP 15837192A JP H065815 A JPH065815 A JP H065815A
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- Japan
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- type diffusion
- film
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Abstract
(57)【要約】
【目的】 素子分離に関し, 素子分離部の縮小化と接合
リークの防止を目的とする。 【構成】 １）一導電型半導体基板にその表面より形成
した複数の逆導電型拡散領域と，隣接する該逆導電型拡
散領域間に絶縁膜を介して該半導体基板上に配線された
２本のゲートと，該２本のゲート間において該半導体基
板にその表面より形成された一導電型拡散領域とを有す
る， ２）一導電型半導体基板上にゲート酸化膜を形成し，そ
の上に複数のゲートを形成する工程と，隣接する該ゲー
ト間の領域の一部から一導電型不純物を該半導体基板内
に導入する工程とを有するように構成する。
リークの防止を目的とする。 【構成】 １）一導電型半導体基板にその表面より形成
した複数の逆導電型拡散領域と，隣接する該逆導電型拡
散領域間に絶縁膜を介して該半導体基板上に配線された
２本のゲートと，該２本のゲート間において該半導体基
板にその表面より形成された一導電型拡散領域とを有す
る， ２）一導電型半導体基板上にゲート酸化膜を形成し，そ
の上に複数のゲートを形成する工程と，隣接する該ゲー
ト間の領域の一部から一導電型不純物を該半導体基板内
に導入する工程とを有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り, 特にDRAMの素子分離技術に関する。
造方法に係り, 特にDRAMの素子分離技術に関する。
【０００２】半導体装置の微細化に伴い, 素子分離領域
も微細化が行われ, しかも完全な分離技術が要求されて
いる。
も微細化が行われ, しかも完全な分離技術が要求されて
いる。
【０００３】
【従来の技術】従来の素子分離技術の主流は, 図４に示
されるような選択酸化(LOCOS) 法により素子分離領域に
フィールド酸化膜を形成していた。
されるような選択酸化(LOCOS) 法により素子分離領域に
フィールド酸化膜を形成していた。
【０００４】図４は従来例を説明する断面図である。図
において，１は p--型シリコン(Si)基板，２はフィール
ド酸化膜で熱酸化による二酸化シリコン(SiO2)膜，３は
ソースドレイン領域等の n+ 型拡散領域, ４はチャネル
ストップ領域で p- 型拡散領域, ５はゲート絶縁膜で熱
酸化SiO2膜,６はゲートである。
において，１は p--型シリコン(Si)基板，２はフィール
ド酸化膜で熱酸化による二酸化シリコン(SiO2)膜，３は
ソースドレイン領域等の n+ 型拡散領域, ４はチャネル
ストップ領域で p- 型拡散領域, ５はゲート絶縁膜で熱
酸化SiO2膜,６はゲートである。
【０００５】
【発明が解決しようとする課題】LOCOS 法による場合
は, フィールド酸化膜から素子領域に延びる所謂バーズ
ビークができ, これは素子部とも素子分離部ともいえな
い曖昧な領域となり, このため素子の微細化が阻まれ
る。
は, フィールド酸化膜から素子領域に延びる所謂バーズ
ビークができ, これは素子部とも素子分離部ともいえな
い曖昧な領域となり, このため素子の微細化が阻まれ
る。
【０００６】また, フィールド酸化膜により隣接する n
+ 型拡散領域の素子分離を有効に保つには, 素子分離領
域を広くするか， p- 型拡散領域の不純物濃度を高くす
るかのどちらかである。しかし，LOCOS 法によると n+
型拡散領域と p- 型拡散領域の重なりができ, 接合リー
クの増大するため， p- 型拡散領域の不純物濃度をある
程度以上には上げられない。
+ 型拡散領域の素子分離を有効に保つには, 素子分離領
域を広くするか， p- 型拡散領域の不純物濃度を高くす
るかのどちらかである。しかし，LOCOS 法によると n+
型拡散領域と p- 型拡散領域の重なりができ, 接合リー
クの増大するため， p- 型拡散領域の不純物濃度をある
程度以上には上げられない。
【０００７】本発明は素子分離部の縮小化と接合リーク
の防止を目的とし，特にDRAMのように素子分離部にワー
ド線（ゲート配線）が２本通っている構造のデバイスに
適用する。
の防止を目的とし，特にDRAMのように素子分離部にワー
ド線（ゲート配線）が２本通っている構造のデバイスに
適用する。
【０００８】
【課題を解決するための手段】上記課題の解決は，１）
一導電型半導体基板にその表面より形成した複数の逆導
電型拡散領域と，隣接する該逆導電型拡散領域間に絶縁
膜を介して該半導体基板上に配線された２本のゲート
と，該２本のゲート間において該半導体基板にその表面
より形成された一導電型拡散領域とを有する半導体装
置，あるいは２）一導電型半導体基板上にゲート酸化膜
を形成し，その上に複数のゲートを形成する工程と，隣
接する該ゲート間の領域の一部から一導電型不純物を該
半導体基板内に導入する工程とを有する半導体装置の製
造方法により達成される。
一導電型半導体基板にその表面より形成した複数の逆導
電型拡散領域と，隣接する該逆導電型拡散領域間に絶縁
膜を介して該半導体基板上に配線された２本のゲート
と，該２本のゲート間において該半導体基板にその表面
より形成された一導電型拡散領域とを有する半導体装
置，あるいは２）一導電型半導体基板上にゲート酸化膜
を形成し，その上に複数のゲートを形成する工程と，隣
接する該ゲート間の領域の一部から一導電型不純物を該
半導体基板内に導入する工程とを有する半導体装置の製
造方法により達成される。
【０００９】
【作用】本発明では, 素子分離部にフィールド酸化膜を
形成する代わりに薄い熱酸化膜を形成しその上にワード
線を２本通し，ワード線間にイオン注入して p- 型拡散
領域を形成するため， n+ 型拡散領域と p- 型拡散領域
が相互に離れて形成される。その結果, n+ 型拡散領域と p- 型拡散領域とは重なることはな
い。 p- 型拡散領域の不純物濃度を高くしても n+ 型拡散
領域の接合リークは発生しない。 従って, p- 型拡散領域の占める面積を縮小でき
る。
形成する代わりに薄い熱酸化膜を形成しその上にワード
線を２本通し，ワード線間にイオン注入して p- 型拡散
領域を形成するため， n+ 型拡散領域と p- 型拡散領域
が相互に離れて形成される。その結果, n+ 型拡散領域と p- 型拡散領域とは重なることはな
い。 p- 型拡散領域の不純物濃度を高くしても n+ 型拡散
領域の接合リークは発生しない。 従って, p- 型拡散領域の占める面積を縮小でき
る。
【００１０】
【実施例】図１(A),(B) は本発明の実施例を従来例と対
比する断面図である。図はスタックト型DRAMに適用した
例である。
比する断面図である。図はスタックト型DRAMに適用した
例である。
【００１１】図１(A) は実施例, 図１(B) は従来例を示
し，１は p--型Si基板，２はフィールド酸化膜で熱酸化
SiO2膜，３は n+ 型拡散領域, ４は p- 型拡散領域, ６
はワード線でポリシリコン膜, ７は層間絶縁膜で気相成
長(CVD) によるSiO2膜，８はキャパシタ電極でポリシリ
コン膜である。
し，１は p--型Si基板，２はフィールド酸化膜で熱酸化
SiO2膜，３は n+ 型拡散領域, ４は p- 型拡散領域, ６
はワード線でポリシリコン膜, ７は層間絶縁膜で気相成
長(CVD) によるSiO2膜，８はキャパシタ電極でポリシリ
コン膜である。
【００１２】図２(A) 〜(C) は実施例のプロセスを説明
する断面図である。図２(A) において， p--型Si基板１
上にゲート絶縁膜として厚さ 200Åの熱酸化SiO2膜５を
形成し，その上に厚さ2000Åのポリシリコン膜でゲート
（ワード線）６を形成する。
する断面図である。図２(A) において， p--型Si基板１
上にゲート絶縁膜として厚さ 200Åの熱酸化SiO2膜５を
形成し，その上に厚さ2000Åのポリシリコン膜でゲート
（ワード線）６を形成する。
【００１３】図２(B) において，フォトレジスト９およ
びゲート６をマスクにして，２本のゲート６の間に硼素
イオン(BF2 + ) を注入して p- 型拡散領域４を形成す
る。BF2 + の注入条件は, 例えば, エネルギー 50 KeV,
ドーズ量1E13cm-2である。
びゲート６をマスクにして，２本のゲート６の間に硼素
イオン(BF2 + ) を注入して p- 型拡散領域４を形成す
る。BF2 + の注入条件は, 例えば, エネルギー 50 KeV,
ドーズ量1E13cm-2である。
【００１４】図２(C) において，フォトレジスト10およ
びゲート６をマスクにして，２本のゲート６の外側に砒
素イオン (As+ ) を注入して n+ 型拡散領域３を形成す
る。イオン注入された不純物は後工程の熱処理で活性化
される。
びゲート６をマスクにして，２本のゲート６の外側に砒
素イオン (As+ ) を注入して n+ 型拡散領域３を形成す
る。イオン注入された不純物は後工程の熱処理で活性化
される。
【００１５】図３は実施例の平面図である。図におい
て，Ｄは素子部，Ｆは素子分離部（実施例の符号４に相
当），Ｂはビット線コンタクトホール，Ｃはキャパシタ
コンタクトホールで，図１および図２はA-A 断面を示
す。
て，Ｄは素子部，Ｆは素子分離部（実施例の符号４に相
当），Ｂはビット線コンタクトホール，Ｃはキャパシタ
コンタクトホールで，図１および図２はA-A 断面を示
す。
【００１６】
【発明の効果】本発明によれば，素子分離部の縮小化と
接合リークの防止ができ，特にDRAMに本発明を適用して
セルの高集積化と高信頼化に起用することができた。
接合リークの防止ができ，特にDRAMに本発明を適用して
セルの高集積化と高信頼化に起用することができた。
【図１】 本発明の実施例を従来例と対比する断面図
【図２】 実施例のプロセスを説明する断面図
【図３】 実施例の平面図
【図４】 従来例を説明する断面図
１ p--型Si基板 ２ フィールド酸化膜で熱酸化SiO2膜 ３ n+ 型拡散領域 ４ p- 型拡散領域 ６ ワード線（ゲート）でポリシリコン膜 ７ 層間絶縁膜でCVD SiO2膜 ８ キャパシタ電極でポリシリコン膜 ９，10 フォトレジスト膜 Ｄ 素子部 Ｆ 素子分離部 Ｂ ビット線コンタクトホール Ｃ キャパシタコンタクトホール
Claims (2)
- 【請求項１】一導電型半導体基板にその表面より形成し
た複数の逆導電型拡散領域と，隣接する該逆導電型拡散
領域間に絶縁膜を介して該半導体基板上に配線された２
本のゲートと，該２本のゲート間において該半導体基板
にその表面より形成された一導電型拡散領域とを有する
ことを特徴とする半導体装置。 - 【請求項２】一導電型半導体基板上にゲート酸化膜を形
成し，その上に複数のゲートを形成する工程と， 隣接する該ゲート間の領域の一部から一導電型不純物を
該半導体基板内に導入する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158371A JPH065815A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158371A JPH065815A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065815A true JPH065815A (ja) | 1994-01-14 |
Family
ID=15670241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4158371A Withdrawn JPH065815A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065815A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036034A (ja) * | 1999-07-19 | 2001-02-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-06-18 JP JP4158371A patent/JPH065815A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036034A (ja) * | 1999-07-19 | 2001-02-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |