JPH01208866A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01208866A JPH01208866A JP63034434A JP3443488A JPH01208866A JP H01208866 A JPH01208866 A JP H01208866A JP 63034434 A JP63034434 A JP 63034434A JP 3443488 A JP3443488 A JP 3443488A JP H01208866 A JPH01208866 A JP H01208866A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［概要コ
二重ゲートを有するＭＯＳ トランジスタからなるメモ
リセルの製造方法に関し、 耐圧を維持し、且つ、製造工程を短縮することを目的と
し、 二重ゲートを有するＭＯＳ トランジスタからなるメ
モリセルの製造方法において、 酸化防止膜を選択的に形成し、該酸化防止膜をマスクに
して露出面を熱酸化してフィールド絶縁膜を形成する工
程と、 前記酸化防止膜を除去してゲート絶縁膜および第１層目
のゲート電極を形成する工程と、該第１層目のゲート電
極をマスクにして、前記フィールド絶縁膜下にイオン注
入してチャネルカット層を形成する工程とが含まれてな
ることを特徴とする。
リセルの製造方法に関し、 耐圧を維持し、且つ、製造工程を短縮することを目的と
し、 二重ゲートを有するＭＯＳ トランジスタからなるメ
モリセルの製造方法において、 酸化防止膜を選択的に形成し、該酸化防止膜をマスクに
して露出面を熱酸化してフィールド絶縁膜を形成する工
程と、 前記酸化防止膜を除去してゲート絶縁膜および第１層目
のゲート電極を形成する工程と、該第１層目のゲート電
極をマスクにして、前記フィールド絶縁膜下にイオン注
入してチャネルカット層を形成する工程とが含まれてな
ることを特徴とする。
［産業上の利用分野］
本発明は半導体装置の製造方法のうち、特に、二重ゲー
トを有するＭＯＳ トランジスタからなるメモリセル
の製造方法に関する。
トを有するＭＯＳ トランジスタからなるメモリセル
の製造方法に関する。
ＭＯＳ トランジスタはＥＰＲＯＭその他のメモリセル
を構成して、且つ、高集積化されているが、そのような
メモリなどの集積回路（ＩＣ）は簡単な製造工程で形成
でき、しかも、良好な素子特性を得ることが望ましい。
を構成して、且つ、高集積化されているが、そのような
メモリなどの集積回路（ＩＣ）は簡単な製造工程で形成
でき、しかも、良好な素子特性を得ることが望ましい。
〔従来の技術と発明が解決しようとする課題〕二重ゲー
トを有するメモリセルとして著名な素子にＥＰＲＯＭが
あり、ＥＰＲＯＭはフローティングゲートへの電荷注入
による情報書込みと紫外線照射による情報消去を用いた
フローティングゲートＭＯＳセルである。第３図はその
ＥＰＲＯＭセルの平面図と断面図を示しており、同図（
ａ）は平面図で、図中の１はワード線、２はビット線、
３はドレインコンタクト、４はドレイン領域（Ｂ＋型）
、５はソース領域（Ｂ＋型）、６はフィールド絶縁膜（
素子分離帯；点線で示している）で、共通ソース令頁域
を有する構造であって、本例はＮ。
トを有するメモリセルとして著名な素子にＥＰＲＯＭが
あり、ＥＰＲＯＭはフローティングゲートへの電荷注入
による情報書込みと紫外線照射による情報消去を用いた
フローティングゲートＭＯＳセルである。第３図はその
ＥＰＲＯＭセルの平面図と断面図を示しており、同図（
ａ）は平面図で、図中の１はワード線、２はビット線、
３はドレインコンタクト、４はドレイン領域（Ｂ＋型）
、５はソース領域（Ｂ＋型）、６はフィールド絶縁膜（
素子分離帯；点線で示している）で、共通ソース令頁域
を有する構造であって、本例はＮ。
Ｒ型ＥＦＲＯＭである。
第３図（ｂ）、 （Ｃ）は第３図（ａｌのＡＡ断面図と
ＢＢ断面図を示しており、図中の記号は第３図（ａ）に
示す記号のほか、１１はｐ型シリコン基板、１２はｐ＋
型チャネルカッＩ−１１３はゲート絶縁膜、１４はフロ
ーティングゲート電極、１５はコントロールゲート電極
、１６はｎ＋型トドレイン領域１７は化学気相成長（Ｃ
ＶＤ）法で被着した酸化シリコン（Ｓｉ Ｏ２）膜（以
下、ＣＶＤ５ｆＯ２膜とする）である。
ＢＢ断面図を示しており、図中の記号は第３図（ａ）に
示す記号のほか、１１はｐ型シリコン基板、１２はｐ＋
型チャネルカッＩ−１１３はゲート絶縁膜、１４はフロ
ーティングゲート電極、１５はコントロールゲート電極
、１６はｎ＋型トドレイン領域１７は化学気相成長（Ｃ
ＶＤ）法で被着した酸化シリコン（Ｓｉ Ｏ２）膜（以
下、ＣＶＤ５ｆＯ２膜とする）である。
ところで、このようなＥＰＲＯＭセルは、通常のＭＯＳ
トランジスタと同様に、ソース領域およびドレイン
領域をセルファライン（自己整合）で形成する製法が採
られるが、その前工程として、フィールド絶縁膜６を形
成するＬＯ３ＣＯ３工程において、フィールド絶縁膜の
底部にチャネルカットＮ１２を形成している。
トランジスタと同様に、ソース領域およびドレイン
領域をセルファライン（自己整合）で形成する製法が採
られるが、その前工程として、フィールド絶縁膜６を形
成するＬＯ３ＣＯ３工程において、フィールド絶縁膜の
底部にチャネルカットＮ１２を形成している。
しかし、ＥＰＲＯＭにおいては、フローティングゲート
への情報書込みをおこなう際、通常の電源電圧（例えば
、５Ｖ）よりも高いプログラミング電圧（１２，５Ｖま
たは２１Ｖ）を印加する必要があり、このため、プログ
ラミング電圧が印加する配線層下の耐圧を十分高くしな
ければならず、従って、フィールド絶縁膜６下のチャネ
ルカット層の不純物濃度Ｃｓを５×１０〜ｌ Ｘ ＩＱ
′１／ ｃｌ＋と高濃度にして、通常のチャネルカッ
ト層の不純物濃度Ｃｓ＝ １ ｘｌＯ”／ｃｎｔ程度よ
りも高くして、これに対処させている。
への情報書込みをおこなう際、通常の電源電圧（例えば
、５Ｖ）よりも高いプログラミング電圧（１２，５Ｖま
たは２１Ｖ）を印加する必要があり、このため、プログ
ラミング電圧が印加する配線層下の耐圧を十分高くしな
ければならず、従って、フィールド絶縁膜６下のチャネ
ルカット層の不純物濃度Ｃｓを５×１０〜ｌ Ｘ ＩＱ
′１／ ｃｌ＋と高濃度にして、通常のチャネルカッ
ト層の不純物濃度Ｃｓ＝ １ ｘｌＯ”／ｃｎｔ程度よ
りも高くして、これに対処させている。
ところが、そのような高不純物濃度を有するチャネルカ
ット層と隣接する高濃度なドレイン・ソース領域が接触
すると、その接合部分の耐圧が低下する欠点があり、従
って、これを避けるために、現在、チャネルカット層を
フィールド絶縁膜６の中央部分にのみ形成して、チャネ
ルカット層とドレイン・ソース領域とが接触しないよう
にする製造方法が採られている。
ット層と隣接する高濃度なドレイン・ソース領域が接触
すると、その接合部分の耐圧が低下する欠点があり、従
って、これを避けるために、現在、チャネルカット層を
フィールド絶縁膜６の中央部分にのみ形成して、チャネ
ルカット層とドレイン・ソース領域とが接触しないよう
にする製造方法が採られている。
第４図（ａ）〜（ｅ）はそのような従来の形成方法の工
程順断面図を示しており、その概要を説明する。
程順断面図を示しており、その概要を説明する。
第４図（ａｌ参照；まず、ｐ型シリコン基板１１上に５
ｉ０２膜２１を介して窒化シ’Ｊ’：１７ （Ｓｉ３
Ｎ４ ）膜２２を被着し、そのＳｉ３Ｎ４膜をフォトプ
ロセスによってパターンニングして素子形成領域部分を
被覆する。
ｉ０２膜２１を介して窒化シ’Ｊ’：１７ （Ｓｉ３
Ｎ４ ）膜２２を被着し、そのＳｉ３Ｎ４膜をフォトプ
ロセスによってパターンニングして素子形成領域部分を
被覆する。
第４図（ｂ）参照：次いで、その上にレジスト膜マスク
２３を形成し、フィールド絶縁膜形成領域の中央部分に
硼素（Ｂ＋）イオンを注入する。
２３を形成し、フィールド絶縁膜形成領域の中央部分に
硼素（Ｂ＋）イオンを注入する。
第４図（Ｃ）参照；次いで、レジスト膜マスクを除去し
、次に、高温酸化処理してフィールド絶縁膜６を形成し
、同時に、ｐ＋＋チャネルカット層１２を画定する。即
ち、ＬＯＣＯ３法によってフィールド絶縁膜を形成する
際にチャネルカット層を形成する。
、次に、高温酸化処理してフィールド絶縁膜６を形成し
、同時に、ｐ＋＋チャネルカット層１２を画定する。即
ち、ＬＯＣＯ３法によってフィールド絶縁膜を形成する
際にチャネルカット層を形成する。
第４図（ｄ）参照；次いで、Ｓｉ３Ｎ４膜２２および５
ｉ０２膜２１を除去する。
ｉ０２膜２１を除去する。
第４図（ｅｌ参照；しかる後、ゲート絶縁膜１３．フロ
ーティングゲート電極１４を形成し、更に、絶縁膜を介
してコントロールゲート電極１５を形成し、次に、図に
は表われていないが、ソース領域およびドレイン領域を
セルファラインで形成する。
ーティングゲート電極１４を形成し、更に、絶縁膜を介
してコントロールゲート電極１５を形成し、次に、図に
は表われていないが、ソース領域およびドレイン領域を
セルファラインで形成する。
上記が従来の形成方法であるが、このような従来のＬＯ
ＣＯ３法用のＳｉ３Ｎ４膜とレジスト膜マスクとの２回
のマスクを設けて、チャネルカット層とドレイン・ソー
ス領域とが接触しないように形成する方法は、処理工数
がかかる欠点があり、また、長い製造工程は品質上好ま
しくはない。
ＣＯ３法用のＳｉ３Ｎ４膜とレジスト膜マスクとの２回
のマスクを設けて、チャネルカット層とドレイン・ソー
ス領域とが接触しないように形成する方法は、処理工数
がかかる欠点があり、また、長い製造工程は品質上好ま
しくはない。
本発明は、このような欠点を除去して、耐圧を維持し、
且つ、製造工程を短縮することを目的とした形成方法を
提案するものである。
且つ、製造工程を短縮することを目的とした形成方法を
提案するものである。
［問題点を解決するための課題］
その目的は、酸化防止膜（例えば、Ｓｉ３ Ｎ４膜）を
選択的に形成し、該酸化防止膜をマスクにして露出面を
熱酸化してフィールド絶縁膜を形成する工程と、 前記酸化防止膜を除去してゲート絶縁膜および第１層目
のゲート電極を形成する工程と、該第１層目のゲート電
極をマスクにして、前記フィールド絶縁膜下にイオン注
入してチャネルカット層を形成する工程が含まれる半導
体装置の製造方法によって達成される。
選択的に形成し、該酸化防止膜をマスクにして露出面を
熱酸化してフィールド絶縁膜を形成する工程と、 前記酸化防止膜を除去してゲート絶縁膜および第１層目
のゲート電極を形成する工程と、該第１層目のゲート電
極をマスクにして、前記フィールド絶縁膜下にイオン注
入してチャネルカット層を形成する工程が含まれる半導
体装置の製造方法によって達成される。
［作用コ
即ち、本発明は、ＬＯＣＯ３法によってフィールド絶８
Ｍ膜を形成し、第１層目のゲート電極（上記例ではフロ
ーティングゲート電極）を形成した後、その第１層目の
ゲート電極をマスクにして、フィールド絶縁膜下の中央
部分にチャネルカット層をイオン注入して形成する。
Ｍ膜を形成し、第１層目のゲート電極（上記例ではフロ
ーティングゲート電極）を形成した後、その第１層目の
ゲート電極をマスクにして、フィールド絶縁膜下の中央
部分にチャネルカット層をイオン注入して形成する。
そうすれば、チャネルカット層をドレイン・ソース領域
に接触しないようにする形成方法において、１回のマス
ク形成工程が省略できて、製造工程が短縮される。
に接触しないようにする形成方法において、１回のマス
ク形成工程が省略できて、製造工程が短縮される。
［実施例］
以下、実施例によって図面を参照しながら説明する。
第１図＋ａ）〜（ｆ）は本発明にかかる形成方法の工程
順断面図を示しており、また、第２図（ａ）〜（Ｃ）は
第１図に対応した一部の工程順平面図である。第２図を
参照しながら、第１図によって順を追って説明する。
順断面図を示しており、また、第２図（ａ）〜（Ｃ）は
第１図に対応した一部の工程順平面図である。第２図を
参照しながら、第１図によって順を追って説明する。
第１図（ａ）参照；従来法と同様に、ｐ型シリコン基板
ｌｌ上に５ｉ０２膜２１（膜厚５００人程度）を介して
化学気相成長（ＣＶ Ｄ）法によってＳｉ３Ｎ４膜２２
（膜厚１０００人程度；酸化防止膜）を被着し、そのＳ
ｉ３ Ｎ４膜をフォトプロセスを用いてパターンニング
して素子形成領域をマスクする。
ｌｌ上に５ｉ０２膜２１（膜厚５００人程度）を介して
化学気相成長（ＣＶ Ｄ）法によってＳｉ３Ｎ４膜２２
（膜厚１０００人程度；酸化防止膜）を被着し、そのＳ
ｉ３ Ｎ４膜をフォトプロセスを用いてパターンニング
して素子形成領域をマスクする。
第１図（ｂｌ参照；次いで、約１０００℃の高温度で酸
化処理してフィールド絶縁膜６（膜厚４０００〜５００
０人程度）を形成する。上記がＬＯＣＯ３法である。
化処理してフィールド絶縁膜６（膜厚４０００〜５００
０人程度）を形成する。上記がＬＯＣＯ３法である。
第１図（Ｃ）参照；次いで、Ｓｉ３ Ｎ４膜２２および
５ｉ０２膜２１をエツチング除去する。第２図＋ａ）は
この第１図（Ｃ）の平面図を示している。
５ｉ０２膜２１をエツチング除去する。第２図＋ａ）は
この第１図（Ｃ）の平面図を示している。
第１図（ｄｌ参照；次いで、ゲート絶縁膜１３を生成し
、その上にＣＶＤ法によって多結晶シリコン膜からなる
フローティングゲート電極膜１４を被着する。
、その上にＣＶＤ法によって多結晶シリコン膜からなる
フローティングゲート電極膜１４を被着する。
第１図（ｅ）参照；次いで、レジスト膜マスク２４を形
成し、フローティングゲート電極膜をパターンニングし
て帯状のフローティングゲート電極１４を形成した後、
これをマスクにしてフィールド絶縁膜６を透過させて、
チャネルカット層用の硼素をイオン注入する。この場合
、フィールド絶縁膜６の底部に注入するために、１５０
ＫｅＶ以上の大きな加速電圧を印加される。第２図（ｂ
）はこの工程の平面図である。
成し、フローティングゲート電極膜をパターンニングし
て帯状のフローティングゲート電極１４を形成した後、
これをマスクにしてフィールド絶縁膜６を透過させて、
チャネルカット層用の硼素をイオン注入する。この場合
、フィールド絶縁膜６の底部に注入するために、１５０
ＫｅＶ以上の大きな加速電圧を印加される。第２図（ｂ
）はこの工程の平面図である。
第１図（ｆ）参照；次いで、レジスト膜マスク２４を除
去し、フローティングゲート電極１４上に絶縁膜（ゲー
ト絶縁膜）を生成し、更に、その上に多結晶シリコン膜
からなるコントロールゲート電極１５をＣＶＤ法によっ
て被着し、このフローティングゲート電極１４とコント
ロールゲート電極１５とを同時にパターンニングする。
去し、フローティングゲート電極１４上に絶縁膜（ゲー
ト絶縁膜）を生成し、更に、その上に多結晶シリコン膜
からなるコントロールゲート電極１５をＣＶＤ法によっ
て被着し、このフローティングゲート電極１４とコント
ロールゲート電極１５とを同時にパターンニングする。
そうすると、チャネルカット層１２も画定され、また、
第２図（Ｃ）はこの工程の平面図を示している。なお、
第２図（Ｃ）における二重線で囲んだ領域がフローティ
ングゲート電極１４部分である。
第２図（Ｃ）はこの工程の平面図を示している。なお、
第２図（Ｃ）における二重線で囲んだ領域がフローティ
ングゲート電極１４部分である。
しかる後、図示していないが、コントロールゲート電極
１５とフィールド絶縁膜６をマスクとして、セルファラ
インで砒素イオンを注入し、熱処理してｎ＋型のソース
領域５およびドレイン領域４を画定する。
１５とフィールド絶縁膜６をマスクとして、セルファラ
インで砒素イオンを注入し、熱処理してｎ＋型のソース
領域５およびドレイン領域４を画定する。
以上が本発明にかかるＥＰＲＯＭセルの形成方法の概要
である。このようなチャネルカット層とドレイン・ソー
ス領域を接触しない形成方法において、１回のマスク形
成工程を省略して、製造工程を短縮することができる。
である。このようなチャネルカット層とドレイン・ソー
ス領域を接触しない形成方法において、１回のマスク形
成工程を省略して、製造工程を短縮することができる。
なお、上記の形成方法によれば、第２図（ｂｌから判る
ように、共通ソース領域の接続部の一部に接触部分が生
じるが、この程度の僅かの接触部分では耐圧を劣化させ
る問題は起こらない。
ように、共通ソース領域の接続部の一部に接触部分が生
じるが、この程度の僅かの接触部分では耐圧を劣化させ
る問題は起こらない。
且つ、本製造方法は類似の構造を有する他のＲＯＭ、例
えば、ＥＥＰＲＯＭなど１７） ＭＯＳセルにも適用で
きることは当然である。
えば、ＥＥＰＲＯＭなど１７） ＭＯＳセルにも適用で
きることは当然である。
［発明の効果］
以上の説明から明らかなように、本発明によれば製造工
程が短縮されて、メモリＩＣなどのコストダウン、品質
向上に大きく寄与するものである。
程が短縮されて、メモリＩＣなどのコストダウン、品質
向上に大きく寄与するものである。
第１図（ａ）〜（ｆ）は本発明にかかる形成方法の工程
順断面図、 第２図（ａｌ〜（Ｃ）は本発明にかかる形成方法の工程
順平面図、 第３図（ａ）〜（Ｃ）はＥＰＲＯＭセルの平面図と断面
図、第４図（ａｌ〜（ｅ）は従来の形成方法の工程順断
面図である。、 図において、 １はワード線、 ２はビット線、 ３はドレインコンタクト、 ４はｎ＋型トドレイン領域 ５はｎ＋＋ソース領域、 ６はフィールド絶縁膜（素子分離帯）、１１はｐ型シリ
コン基板、 １２はｐ＋＋チャネルカット層、 １３はゲート絶縁膜、 １４はフローティングゲート電極、または、フローティ
ングゲート電極膜、 １５はコントロールゲート電極、 １７はＣＶＤ５ｉＯ−２膜、 ２１は５ｉ０２膜、 ２２はＳｉ３Ｎ４膜、 ２３、２４はレジスト膜マスク を示している。 Φ −
順断面図、 第２図（ａｌ〜（Ｃ）は本発明にかかる形成方法の工程
順平面図、 第３図（ａ）〜（Ｃ）はＥＰＲＯＭセルの平面図と断面
図、第４図（ａｌ〜（ｅ）は従来の形成方法の工程順断
面図である。、 図において、 １はワード線、 ２はビット線、 ３はドレインコンタクト、 ４はｎ＋型トドレイン領域 ５はｎ＋＋ソース領域、 ６はフィールド絶縁膜（素子分離帯）、１１はｐ型シリ
コン基板、 １２はｐ＋＋チャネルカット層、 １３はゲート絶縁膜、 １４はフローティングゲート電極、または、フローティ
ングゲート電極膜、 １５はコントロールゲート電極、 １７はＣＶＤ５ｉＯ−２膜、 ２１は５ｉ０２膜、 ２２はＳｉ３Ｎ４膜、 ２３、２４はレジスト膜マスク を示している。 Φ −
Claims (1)
- 【特許請求の範囲】 二重ゲートを有するＭＯＳトランジスタからなるメモリ
セルの製造方法において、 酸化防止膜を選択的に形成し、該酸化防止膜をマスクに
して露出面を熱酸化してフィールド絶縁膜を形成する工
程と、 前記酸化防止膜を除去してゲート絶縁膜および第１層目
のゲート電極を形成する工程と、 該第１層目のゲート電極をマスクにして、前記フィール
ド絶縁膜下にイオン注入してチャネルカット層を形成す
る工程とが含まれてなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034434A JPH01208866A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034434A JPH01208866A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01208866A true JPH01208866A (ja) | 1989-08-22 |
Family
ID=12414116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034434A Pending JPH01208866A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01208866A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629496A (ja) * | 1992-04-23 | 1994-02-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09148458A (ja) * | 1995-11-08 | 1997-06-06 | Lg Semicon Co Ltd | 浮遊ゲートを有する半導体素子の製造方法 |
| JP4637397B2 (ja) * | 2001-04-16 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112021A (ja) * | 1993-10-14 | 1995-05-02 | Terumo Corp | 抗菌性外科用ドレッシング |
-
1988
- 1988-02-16 JP JP63034434A patent/JPH01208866A/ja active Pending
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