JPS5968964A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5968964A JPS5968964A JP57179254A JP17925482A JPS5968964A JP S5968964 A JPS5968964 A JP S5968964A JP 57179254 A JP57179254 A JP 57179254A JP 17925482 A JP17925482 A JP 17925482A JP S5968964 A JPS5968964 A JP S5968964A
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- Japan
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- ion implantation
- film
- region
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマスクグログラマブルＲＯＭ部を有する半導
体装置の製造方法に関し、特にＲＯＭ部におけるデータ
の書込み工程を製造工程の後期に設定することによって
納期の短縮化を可能とした改良に関する。
体装置の製造方法に関し、特にＲＯＭ部におけるデータ
の書込み工程を製造工程の後期に設定することによって
納期の短縮化を可能とした改良に関する。
マスクグロダラムＲＯＭは、データ記憶用の直列接続さ
れた複数個のＭ工Ｓトランジスタとノリチャージ用のＭ
ＩＳ）ランジスタとを備えている。そして、データ記憶
用のＭＩＳ）ランジスタは、最初はすべて同一型たとえ
ばエンハンスメント型に設定され、この後、書込みデー
タに応じて選択的にその型が上記とは異なる型すなわち
デイグレツション型に変更される。また、最初にすべて
デイグレツション型に設定されていれば、この後は選択
的にエンハンスメント型に変更される。
れた複数個のＭ工Ｓトランジスタとノリチャージ用のＭ
ＩＳ）ランジスタとを備えている。そして、データ記憶
用のＭＩＳ）ランジスタは、最初はすべて同一型たとえ
ばエンハンスメント型に設定され、この後、書込みデー
タに応じて選択的にその型が上記とは異なる型すなわち
デイグレツション型に変更される。また、最初にすべて
デイグレツション型に設定されていれば、この後は選択
的にエンハンスメント型に変更される。
ところで、従来方法において、上記ＭＩＳトランジスタ
の型を書込みデータに応じて変更する工程は、これらＭ
ＩＳ）ランジスタのダート形成工程以前つまシ製造工程
の初期に設定されている。したがって従来では、このよ
うなＲＯＭを製造する場合、ある程度まで工程の進んだ
ウェハーを予め用意しておき次に書込みデータに応じて
トランジスタの型を変更する様々ことはできず、常に最
初から行なうようにしなければならないため、納期の短
縮化が容易に行なえ永いという欠点がある。しかも、従
来では、データ書込みを行ないさらに配線層を形成した
後でなければ回路特性を確認することができない。
の型を書込みデータに応じて変更する工程は、これらＭ
ＩＳ）ランジスタのダート形成工程以前つまシ製造工程
の初期に設定されている。したがって従来では、このよ
うなＲＯＭを製造する場合、ある程度まで工程の進んだ
ウェハーを予め用意しておき次に書込みデータに応じて
トランジスタの型を変更する様々ことはできず、常に最
初から行なうようにしなければならないため、納期の短
縮化が容易に行なえ永いという欠点がある。しかも、従
来では、データ書込みを行ないさらに配線層を形成した
後でなければ回路特性を確認することができない。
この様なことから、従来の方法では納期の短縮化は極め
て困難である。
て困難である。
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、マスクプログラマブル
ＲＯＭ部を有する半導体装置の納期の短縮化が実現でき
る半導体装置の製造方法を提供することにある。
あり、その目的とするところは、マスクプログラマブル
ＲＯＭ部を有する半導体装置の納期の短縮化が実現でき
る半導体装置の製造方法を提供することにある。
この発明によれば、イオン注入法によシ、直列接続され
たエンハンスメント型ＭＯＳトランジスタのソース及び
ドレイン領域を形成し、これらＭＯＳ）ランノスタの直
列接続構成の両端それぞれに接続するアルミニウムから
なる配線を含む配線層を形成し、イオン注入法によシ、
ｌＪｅＭＯ８）ランジスタの型を、書込みデータに応じ
て選択的にディゾレッション型に変更するようにした半
導体装置の製造方法が提供されている。
たエンハンスメント型ＭＯＳトランジスタのソース及び
ドレイン領域を形成し、これらＭＯＳ）ランノスタの直
列接続構成の両端それぞれに接続するアルミニウムから
なる配線を含む配線層を形成し、イオン注入法によシ、
ｌＪｅＭＯ８）ランジスタの型を、書込みデータに応じ
て選択的にディゾレッション型に変更するようにした半
導体装置の製造方法が提供されている。
以下図面を参照してこの発明をＮチャネルＭＯＳ型ＬＳ
Ｉに実施した場合について説明する。第１図（ａ）〜（
ｇ）はその各製造工程を示す断面図である。
Ｉに実施した場合について説明する。第１図（ａ）〜（
ｇ）はその各製造工程を示す断面図である。
まず、第１図（、）に示すように、６〜１０Ω・傭で（
１００）結晶面を有するｐ型の単結晶シリコン基板１１
を用意し、この基板１ノの表面を熱酸化することによっ
て全面に２００〜１ｏｏｏｌの厚みの７リコン酸化Ｍ１
２を形成する。続いて、このシリコン酸化膜１２上にＣ
ＶＤ法によって窒化シリコン膜１３を堆積形成し、この
後ＭＯ８）ランジスタが形成される活性化領域１４に、
１４Ｔ３に対応した位置のみを残すように窒化シリコン
膜１３を選択除去する。なお、この窒化シリコン膜１３
の除去は、パターニングされたフォトレジスト膜をマス
クとしさらにＣＦ、−０２系のグラズマエッチングによ
シ行なつた。
１００）結晶面を有するｐ型の単結晶シリコン基板１１
を用意し、この基板１ノの表面を熱酸化することによっ
て全面に２００〜１ｏｏｏｌの厚みの７リコン酸化Ｍ１
２を形成する。続いて、このシリコン酸化膜１２上にＣ
ＶＤ法によって窒化シリコン膜１３を堆積形成し、この
後ＭＯ８）ランジスタが形成される活性化領域１４に、
１４Ｔ３に対応した位置のみを残すように窒化シリコン
膜１３を選択除去する。なお、この窒化シリコン膜１３
の除去は、パターニングされたフォトレジスト膜をマス
クとしさらにＣＦ、−０２系のグラズマエッチングによ
シ行なつた。
次に第１図（ｂ）に示すように、上記残存した窒化シリ
コン膜１３をマスクに用いて？ロンをイオン注入し、基
板１１の表面に寄生ＭＯ８の反転防止のためのｐ＋型の
チャネル・ストラグ領域１５を形成する。
コン膜１３をマスクに用いて？ロンをイオン注入し、基
板１１の表面に寄生ＭＯ８の反転防止のためのｐ＋型の
チャネル・ストラグ領域１５を形成する。
次に第１図（ｃ）に示すように、窒化シリコン膜１３を
耐酸化性のマスクとして用いる熱酸化を行ない０．７〜
１．２μｍ程度の厚みのフィールド酸化膜１６を形成す
る。続いて、上記窒化シリコン膜１３及びその下部のシ
リコン酸化膜１２を全面除去し、次いで前記活性化領域
１４Ａ。
耐酸化性のマスクとして用いる熱酸化を行ない０．７〜
１．２μｍ程度の厚みのフィールド酸化膜１６を形成す
る。続いて、上記窒化シリコン膜１３及びその下部のシ
リコン酸化膜１２を全面除去し、次いで前記活性化領域
１４Ａ。
１４Ｂに対応した基板１１の表面に、熱酸化によって厚
みが５００〜１００ＯＸのｒ−）絶縁膜としての新たな
シリコン酸化膜１７を形成する。
みが５００〜１００ＯＸのｒ−）絶縁膜としての新たな
シリコン酸化膜１７を形成する。
次いで、基板１１の露出面に燐または砒素が高濃度にド
ープされた多結晶シリコンを、減圧式ＣＶＤ法によって
０．３〜０．４μｍの厚みで全面に析出し、引き続きＭ
ＯＳトランジスタのゲート及び配線層等となるべき部分
をフォトレジストで選択に覆い、この後、ＣＦ４−０□
系のグラズマエッチングによって選択除去し、第１図（
ｄ）に示すように多結晶シリコン層１８を残す。続いて
熱酸化法により、上記多結晶シリコン層１８の表面に厚
みが５０゛０〜ｘｏｏｏｌのシリコン酸化膜１９を形成
する。次いで、このシリコン酸化膜１９、その内側の多
結晶シリコン層１８及び前記フィールド酸化膜１６をマ
スクに用い、燐または砒素をイオン注入して、エンノ・
ンスメント型ＭＯ８）ランジスタのソース及びドレイン
領域となる各ｎ＋型領領域０を形成する。なお、この工
程の際に前記５００〜１０００にの厚みのシリコン酸化
膜１７が基板１ノの表面に存在している状態でイオン注
入を行なったが、この膜１７を除去し基板１ノを露出さ
せた状態で行なうようにしてもよい。
ープされた多結晶シリコンを、減圧式ＣＶＤ法によって
０．３〜０．４μｍの厚みで全面に析出し、引き続きＭ
ＯＳトランジスタのゲート及び配線層等となるべき部分
をフォトレジストで選択に覆い、この後、ＣＦ４−０□
系のグラズマエッチングによって選択除去し、第１図（
ｄ）に示すように多結晶シリコン層１８を残す。続いて
熱酸化法により、上記多結晶シリコン層１８の表面に厚
みが５０゛０〜ｘｏｏｏｌのシリコン酸化膜１９を形成
する。次いで、このシリコン酸化膜１９、その内側の多
結晶シリコン層１８及び前記フィールド酸化膜１６をマ
スクに用い、燐または砒素をイオン注入して、エンノ・
ンスメント型ＭＯ８）ランジスタのソース及びドレイン
領域となる各ｎ＋型領領域０を形成する。なお、この工
程の際に前記５００〜１０００にの厚みのシリコン酸化
膜１７が基板１ノの表面に存在している状態でイオン注
入を行なったが、この膜１７を除去し基板１ノを露出さ
せた状態で行なうようにしてもよい。
次に第１図（、）に示すように、ＣＶＤ法によって全面
に３００〜１０００ｉの厚みの窒化シリコン膜２１を堆
積形成し、引き続き４〜１６重量多程度の燐を含んだシ
リコン酸化膜（以下ＰＳＧ膜と称する）２２をＣＶＤ法
によって厚さが０．５〜１．０μｍ程度に堆積形成する
。次いで前記活性化領域１４に、１４Ｂに対応した位置
のＰＳＧ膜２２をエツチング除去して、前記フィールド
酸化膜１６に対応した位置のみにＰＳＧ膜２２を残す。
に３００〜１０００ｉの厚みの窒化シリコン膜２１を堆
積形成し、引き続き４〜１６重量多程度の燐を含んだシ
リコン酸化膜（以下ＰＳＧ膜と称する）２２をＣＶＤ法
によって厚さが０．５〜１．０μｍ程度に堆積形成する
。次いで前記活性化領域１４に、１４Ｂに対応した位置
のＰＳＧ膜２２をエツチング除去して、前記フィールド
酸化膜１６に対応した位置のみにＰＳＧ膜２２を残す。
上記ＰＳＧ膜２２の選択エツチングの際にその下地の窒
化シリコン膜２１ｆｄＰｓＧ膜２２のエッチングストッ
パートシテ作用する。この後、熱処理を行なってＰＳＧ
膜２２のリフローを行ない、このＰＳＧ膜２２の鋭角部
を滑らかに形成する。このＰＳＧ膜のりフローをたとえ
ばスチーム中で行なう場合、窒化シリコン膜２ノは基板
１１及び多結晶シリコン層１８に対して耐酸化性マスク
として作用するために、これらへの影響はほとんどない
。さらに次に前記活性化領域１４ｋに対応した位置に形
成された複数のｎ＋型領領域２０うち両端に位置するも
のに対応した窒化シリコン膜２１及びシリコン酸化膜１
７からなる積層構造及び前記活性化領域１４Ｂに対応し
た位置に形成された２個所のｎ＋型領領域対応した窒化
ンリコン膜２１及びシリコン酸化膜１７からなる積層構
成それぞれにコンタクトホール２３を開口する。
化シリコン膜２１ｆｄＰｓＧ膜２２のエッチングストッ
パートシテ作用する。この後、熱処理を行なってＰＳＧ
膜２２のリフローを行ない、このＰＳＧ膜２２の鋭角部
を滑らかに形成する。このＰＳＧ膜のりフローをたとえ
ばスチーム中で行なう場合、窒化シリコン膜２ノは基板
１１及び多結晶シリコン層１８に対して耐酸化性マスク
として作用するために、これらへの影響はほとんどない
。さらに次に前記活性化領域１４ｋに対応した位置に形
成された複数のｎ＋型領領域２０うち両端に位置するも
のに対応した窒化シリコン膜２１及びシリコン酸化膜１
７からなる積層構造及び前記活性化領域１４Ｂに対応し
た位置に形成された２個所のｎ＋型領領域対応した窒化
ンリコン膜２１及びシリコン酸化膜１７からなる積層構
成それぞれにコンタクトホール２３を開口する。
この後、配線材料として１〜２％のシリコンを含んだア
ルミニウムを析出し、ノ＃ ｐ −：＝ ７ クラ行な
って配線層２４を形成する。
ルミニウムを析出し、ノ＃ ｐ −：＝ ７ クラ行な
って配線層２４を形成する。
上記第１図（、）に示すまでの工程で、前記活性化領域
１４Ａには多結晶シリコン層１８をダート配線とする直
列接続された４個のエンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ２５〜りが、また前記活性化領域１４Ｂ
には同じく多結晶シリコン層１８をダート配線とするエ
ンハンスメント型ＮチャネルＭｏｓトランジスタリがそ
れぞれ形成される。そして上記ＭＯＳトランジスタ２５
〜２ｇからなる直′列接続構造及びＭＯＳトランジスタ
Ｕは、上記配線層２４によって結線されている。この状
態において、上記ＭＯ８）ランジスタ２５〜２Ｂはまだ
プログラムされていない。
１４Ａには多結晶シリコン層１８をダート配線とする直
列接続された４個のエンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ２５〜りが、また前記活性化領域１４Ｂ
には同じく多結晶シリコン層１８をダート配線とするエ
ンハンスメント型ＮチャネルＭｏｓトランジスタリがそ
れぞれ形成される。そして上記ＭＯＳトランジスタ２５
〜２ｇからなる直′列接続構造及びＭＯＳトランジスタ
Ｕは、上記配線層２４によって結線されている。この状
態において、上記ＭＯ８）ランジスタ２５〜２Ｂはまだ
プログラムされていない。
次に上記工程を経た後に、書込みデータに応じてプログ
ラムを行なう。このプログラムは次のように行なわれる
。
ラムを行なう。このプログラムは次のように行なわれる
。
まず、第１図（ｆ）に示すように、フォトレジスト膜３
０を全面に堆積形成し、次いで前記活性化領域７４Ａに
形成されたＭｏ８）ランジスタのうち書込みデータに対
応した所定のＭＯＳトランジスタのソース及びドレイン
領域となるｎ＋型領領域２０対応した位置のフォトレジ
スト膜３０を取り除いてイオン注入用のマスクを形成す
る。この後、このマスクを用い、前記ｎ＋型領領域０を
形成したときと同じイオンすなわち燐または砒素を基板
１１にイオン注入してイオン注入層３１を形成する。
０を全面に堆積形成し、次いで前記活性化領域７４Ａに
形成されたＭｏ８）ランジスタのうち書込みデータに対
応した所定のＭＯＳトランジスタのソース及びドレイン
領域となるｎ＋型領領域２０対応した位置のフォトレジ
スト膜３０を取り除いてイオン注入用のマスクを形成す
る。この後、このマスクを用い、前記ｎ＋型領領域０を
形成したときと同じイオンすなわち燐または砒素を基板
１１にイオン注入してイオン注入層３１を形成する。
次に上記フォトレジスト膜３０を全面除去し、引き続き
レーデ−アニール法、電子ビームアニール法またはラン
プアニール法等によって上記イオン注入層３１を活性化
して第１図（ｇ）に示すように一対のｎ＋型領領域２０
接続するｎ＋型領領域３２形成する。次いで全面に／臂
ツシペーション用膜としてプラズマデポジョン法によっ
て窒化シリコン膜３３を堆積形成して完成する。
レーデ−アニール法、電子ビームアニール法またはラン
プアニール法等によって上記イオン注入層３１を活性化
して第１図（ｇ）に示すように一対のｎ＋型領領域２０
接続するｎ＋型領領域３２形成する。次いで全面に／臂
ツシペーション用膜としてプラズマデポジョン法によっ
て窒化シリコン膜３３を堆積形成して完成する。
第１図（ｇ）において、一対のｎ＋型領領域２０上記ｎ
＋型領領域２によって接続されたＭｏ８）ランジスタは
、エンハンスメント型のものからディプレッション型Ｍ
Ｏ８）ランジスタＬノに変更されている。
＋型領領域２によって接続されたＭｏ８）ランジスタは
、エンハンスメント型のものからディプレッション型Ｍ
Ｏ８）ランジスタＬノに変更されている。
上記製造方法によれば、マスクプログラムＲＯＭ部を構
成する複数のＭｏ８）ランジスタ２５〜２８の型をエン
ハンスメント型からディプレッション型に変更する工程
は、アルミニウムによる配線層２４を形成した後に行な
われ、全工程中の後期に設定されている。このため、予
めＭｏ８）ランノスタの型をエンハンスメント型に形成
する前記第１図（、）までの工程を経たウェハーを多数
用意しておき、次に書込みデータに応じて第１図（ｆ）
、 （ｉｔ＞の工程を経て製造すれば、製品の納期の
短縮化が容易に行なえるものである。しかも第１図（、
）に示す工程の後では配線層２４が既に形成されている
ので、この段階で回路特性を確認することができ、完成
後の特性チェックの一部をここで行なうことができるの
で、納期の短縮化をよシ容易に行なうことができる。
成する複数のＭｏ８）ランジスタ２５〜２８の型をエン
ハンスメント型からディプレッション型に変更する工程
は、アルミニウムによる配線層２４を形成した後に行な
われ、全工程中の後期に設定されている。このため、予
めＭｏ８）ランノスタの型をエンハンスメント型に形成
する前記第１図（、）までの工程を経たウェハーを多数
用意しておき、次に書込みデータに応じて第１図（ｆ）
、 （ｉｔ＞の工程を経て製造すれば、製品の納期の
短縮化が容易に行なえるものである。しかも第１図（、
）に示す工程の後では配線層２４が既に形成されている
ので、この段階で回路特性を確認することができ、完成
後の特性チェックの一部をここで行なうことができるの
で、納期の短縮化をよシ容易に行なうことができる。
なお、第１図（ｆ）に示す工程において、イオン注入層
３ノは基板１１の表面領域に形成したが、これはその上
のシリコン酸化膜１７内に形成し、この後の活性化によ
って基板１１内部に達するように形成してもよい。
３ノは基板１１の表面領域に形成したが、これはその上
のシリコン酸化膜１７内に形成し、この後の活性化によ
って基板１１内部に達するように形成してもよい。
上記実施例の方法では、ＲＯＭ部内のＭＯＳトランジス
タ２５〜２Ｂの型を予めエンハンスメント型に形成して
おき、これを書込みデータに応じて選択的にデイルツン
ヨン型に変更するようにしている。ところが、これとは
反対に、最初はすべてディプレッション型に形成してお
き、この後、書込みデータに応じて選択的にエンハンス
メント型に変更するようにしてもよい。
タ２５〜２Ｂの型を予めエンハンスメント型に形成して
おき、これを書込みデータに応じて選択的にデイルツン
ヨン型に変更するようにしている。ところが、これとは
反対に、最初はすべてディプレッション型に形成してお
き、この後、書込みデータに応じて選択的にエンハンス
メント型に変更するようにしてもよい。
第２図（ａ） ｌ （ｂ）はこの発明の他の実施例の各
製造工程を示す断面図である。この実施例方法は、ＲＯ
Ｍ部内のＭＯＳ）ランジスタを最初はすべてディプレッ
ション型に形成し、その後、選択的ニエンハンスメント
型に変更するようにした場合である。まず、前記第１図
（ｄ）の工程と同様にシリコン酸化膜１７を形成した後
、第２図（ａ）に示すように、各ＭＯ８）ランジスタＬ
」”〜２Ｂ”のチャネル領域及びソース、ドレイン領域
に同一導電型の不純物イオンたとえば燐や砒素をイオン
注入して一体化されたｎ＋型領領域４１形成する。この
場合、各ＭＯＳトランジスタ２５” 〜２Ｂ’はすべて
デイルツンヨン型となる。
製造工程を示す断面図である。この実施例方法は、ＲＯ
Ｍ部内のＭＯＳ）ランジスタを最初はすべてディプレッ
ション型に形成し、その後、選択的ニエンハンスメント
型に変更するようにした場合である。まず、前記第１図
（ｄ）の工程と同様にシリコン酸化膜１７を形成した後
、第２図（ａ）に示すように、各ＭＯ８）ランジスタＬ
」”〜２Ｂ”のチャネル領域及びソース、ドレイン領域
に同一導電型の不純物イオンたとえば燐や砒素をイオン
注入して一体化されたｎ＋型領領域４１形成する。この
場合、各ＭＯＳトランジスタ２５” 〜２Ｂ’はすべて
デイルツンヨン型となる。
この後は、前記第１図（、）の工程と同様に、窒化シリ
コン膜２１、ＰＳＧ膜２２を連続して堆積形成し、さら
にＰＳＧ膜２２を選択エツチングし、さらに配線層２４
を形成する。
コン膜２１、ＰＳＧ膜２２を連続して堆積形成し、さら
にＰＳＧ膜２２を選択エツチングし、さらに配線層２４
を形成する。
この後、書込みデータに応じてプログラムを行なうもの
であるが、このプログラムは次のように行なわれる。
であるが、このプログラムは次のように行なわれる。
第２図（ｂ）は第２図（、）の活性化領域１４に部分の
拡大断面図で６Ｃ、プログラムは次のように行なわれる
。まず、フォトレノスト膜３０を全面に堆積形成し、次
いでエンノ・ンスメント型にすべきＭＯＳ）ランジスタ
２５’ ３２６’、 ２８’に対応した位置のフォトレ
ジスト膜３０を取り除いてイオン注入用のマスクを形成
する。この後、このマスクを用いて、上記畝型領域４１
を形成した時に用いられた不純物イオンとは反対導電型
のイオンたとえば？ロンをイオン注入し、これを活性化
してｐ＋型領領域４２形成する。この活性化の際、拡散
係数の差によっていわゆるＤ Ｓ Ａ （Ｄｉｆｆｕｓ
ｅｄ ５ｅｌｆ Ａｌｉｇｎ ）構造が得られる。すな
わち、このｐ＋型領領域４２形成されたＭＯＳ）ランジ
スタ２５’、 ２６’、 ２Ｂ’のチャネル領域の不純
物濃度は、領域４２が形成されていないＭＯＳ）ランジ
スタＶ”のそれよりも高くなり、この結果、それぞれの
スレッシュホールド電圧が上昇して、ＭＯＳトランジス
タリ”。
拡大断面図で６Ｃ、プログラムは次のように行なわれる
。まず、フォトレノスト膜３０を全面に堆積形成し、次
いでエンノ・ンスメント型にすべきＭＯＳ）ランジスタ
２５’ ３２６’、 ２８’に対応した位置のフォトレ
ジスト膜３０を取り除いてイオン注入用のマスクを形成
する。この後、このマスクを用いて、上記畝型領域４１
を形成した時に用いられた不純物イオンとは反対導電型
のイオンたとえば？ロンをイオン注入し、これを活性化
してｐ＋型領領域４２形成する。この活性化の際、拡散
係数の差によっていわゆるＤ Ｓ Ａ （Ｄｉｆｆｕｓ
ｅｄ ５ｅｌｆ Ａｌｉｇｎ ）構造が得られる。すな
わち、このｐ＋型領領域４２形成されたＭＯＳ）ランジ
スタ２５’、 ２６’、 ２Ｂ’のチャネル領域の不純
物濃度は、領域４２が形成されていないＭＯＳ）ランジ
スタＶ”のそれよりも高くなり、この結果、それぞれの
スレッシュホールド電圧が上昇して、ＭＯＳトランジス
タリ”。
２６”、２８＃はエンハンスメント型のものに変更され
る。
る。
この実施例方法でも、前記第１図（＆）〜（ｇ）に示す
方法と同様に、納期の短縮化を容易に行なうことができ
る。
方法と同様に、納期の短縮化を容易に行なうことができ
る。
なお、この発明は上記した実施例に限定されるものでは
なく種々の変形が可能である。たとえば、第１図（ａ）
〜（ｇ）の方法では、エンノ・ンスメント型のＭＯＳ）
ランジスタをディプレッション型に変更するのに、一対
のｎ＋型領領域２０同同じ導電型の領域３２で接続する
ことによって行なう場合について説明したが、これは前
記第１図（ｆ）の工程で形成されたものと等価なフォト
レジスト膜３０を予め形成し、これをマスクとしてｎ＋
型領領域２０形成した時に用いたイオンよりも拡散係数
が大きな不純物イオンをイオン注入するようにしてもよ
い。この後、活性化を行なうと、第３図の断面図で示す
ように、一対のｎ＋型領領域２０れぞれと接続されかつ
互いに分離した一対のｎ＋型領領域５１得る。すなわち
、この場合にはＭＯＳトランジスタ２７のスレッシュホ
ールド電圧が低下し、ショートチャネル効果によって、
このＭＯＳ）う／ジメタ２フはディプレッション型のも
のに変更される。
なく種々の変形が可能である。たとえば、第１図（ａ）
〜（ｇ）の方法では、エンノ・ンスメント型のＭＯＳ）
ランジスタをディプレッション型に変更するのに、一対
のｎ＋型領領域２０同同じ導電型の領域３２で接続する
ことによって行なう場合について説明したが、これは前
記第１図（ｆ）の工程で形成されたものと等価なフォト
レジスト膜３０を予め形成し、これをマスクとしてｎ＋
型領領域２０形成した時に用いたイオンよりも拡散係数
が大きな不純物イオンをイオン注入するようにしてもよ
い。この後、活性化を行なうと、第３図の断面図で示す
ように、一対のｎ＋型領領域２０れぞれと接続されかつ
互いに分離した一対のｎ＋型領領域５１得る。すなわち
、この場合にはＭＯＳトランジスタ２７のスレッシュホ
ールド電圧が低下し、ショートチャネル効果によって、
このＭＯＳ）う／ジメタ２フはディプレッション型のも
のに変更される。
さらに上記各実施例では、ＲＯＭ部に４個のＭＯＳ）ラ
ンノスタを形成しそのうちの１個をデイルツンヨン型の
ものに設定する場合について説明したが、これらの個数
は必要に応じてそれぞれ増減が可能である。
ンノスタを形成しそのうちの１個をデイルツンヨン型の
ものに設定する場合について説明したが、これらの個数
は必要に応じてそれぞれ増減が可能である。
さらに上記各実施例では、この発明をＮチャネルＭＯ８
型Ｉ、ＳＩの製造方法に実施した場合について説明した
が、これはＰチャネルやＣ−ＭＯＳのものにも実施が可
能であることはいうまでもない。
型Ｉ、ＳＩの製造方法に実施した場合について説明した
が、これはＰチャネルやＣ−ＭＯＳのものにも実施が可
能であることはいうまでもない。
以上説明したようにこの発明によれば、データ記憶部内
のＭＩＳ）ランノスタの型を予め同一型に形成しておき
、配線層を形成した後にＭＩＳ）ランジスタの型をイオ
ン注入法によって選択的に変更するようにしたので、納
期の短縮化が実現できる半導体装置の製造方法が提供で
きる。
のＭＩＳ）ランノスタの型を予め同一型に形成しておき
、配線層を形成した後にＭＩＳ）ランジスタの型をイオ
ン注入法によって選択的に変更するようにしたので、納
期の短縮化が実現できる半導体装置の製造方法が提供で
きる。
第１図（ａ）〜（ｇ）はこの発明の一実施例方法による
各製造工程を示す断面図、第２図（ａ） ｌ （ｂ）は
この発明の他の方法による各製造工程を示す断面図、第
３図は第１図に示す方法の変形例による断面図である。 １１・・・ｐ型のシリコンＭ板、１２・・・シリコン酸
化膜、１３・−・窒化ンリコ／膜、１４・・・活性化領
域、１５・・・チャネルｅストップ領域、１６・・・フ
ィールｒ酸化膜、１７・・・シリコン酸化膜（）Ｉｋ−
ト絶縁膜）、１８・・・多結晶シリコン層、１９・・シ
リコン酸化膜、２０・・・ｎ＋型領領域ソース及びドレ
イン領域）、２１・・・窒化シリコン膜、２２・・・Ｐ
ＳＧ膜、２３・・・コンタクトホール、２４・・・配線
層、２５〜２９・・・ＭＯＳトランジスタ、３０・・・
フォトレジスト膜、３ノ・・・イオン注入層、３２・・
・ｎ＋型領領域３３・・・窒化シリコン膜、４１・・・
ｎ＋型領領域４２・・・ｐ＋型領領域５１・・・ｎ＋型
領領域
各製造工程を示す断面図、第２図（ａ） ｌ （ｂ）は
この発明の他の方法による各製造工程を示す断面図、第
３図は第１図に示す方法の変形例による断面図である。 １１・・・ｐ型のシリコンＭ板、１２・・・シリコン酸
化膜、１３・−・窒化ンリコ／膜、１４・・・活性化領
域、１５・・・チャネルｅストップ領域、１６・・・フ
ィールｒ酸化膜、１７・・・シリコン酸化膜（）Ｉｋ−
ト絶縁膜）、１８・・・多結晶シリコン層、１９・・シ
リコン酸化膜、２０・・・ｎ＋型領領域ソース及びドレ
イン領域）、２１・・・窒化シリコン膜、２２・・・Ｐ
ＳＧ膜、２３・・・コンタクトホール、２４・・・配線
層、２５〜２９・・・ＭＯＳトランジスタ、３０・・・
フォトレジスト膜、３ノ・・・イオン注入層、３２・・
・ｎ＋型領領域３３・・・窒化シリコン膜、４１・・・
ｎ＋型領領域４２・・・ｐ＋型領領域５１・・・ｎ＋型
領領域
Claims (1)
- 直列接続された複数個のＭＩＳ）ランジスタからなるデ
ータ記憶部を複数設けてなるマスク！ログラマゾルＲＯ
Ｍ部を有する半導体装置の製造方法において、イオン注
入法によシ上記データ記憶部内のすべてのＭＩＳ）ラン
ジスタを同一型に形成する工程と、少なくとも上記ＭＩ
Ｓトランジスタの直列接続構造の両端と接続するように
配線層を形成する工程と、イオン注入法によυ上記デー
タ記憶部内のＭＩＳ）ランジスタの型金、書込みデータ
に応じて選択的に変更する工程とを具備したことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179254A JPS5968964A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179254A JPS5968964A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968964A true JPS5968964A (ja) | 1984-04-19 |
Family
ID=16062630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57179254A Pending JPS5968964A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968964A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212152A (ja) * | 1985-07-09 | 1987-01-21 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPH0316182A (ja) * | 1989-03-08 | 1991-01-24 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| US5272671A (en) * | 1991-01-14 | 1993-12-21 | Sharp Kabushiki Kaisha | Semiconductor memory device with redundancy structure and process of repairing same |
| US5538906A (en) * | 1994-03-29 | 1996-07-23 | Sharp Kabushiki Kaisha | Process for producing mask ROM |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092001U (ja) * | 1973-12-19 | 1975-08-02 |
-
1982
- 1982-10-13 JP JP57179254A patent/JPS5968964A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092001U (ja) * | 1973-12-19 | 1975-08-02 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212152A (ja) * | 1985-07-09 | 1987-01-21 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPH0316182A (ja) * | 1989-03-08 | 1991-01-24 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| US5272671A (en) * | 1991-01-14 | 1993-12-21 | Sharp Kabushiki Kaisha | Semiconductor memory device with redundancy structure and process of repairing same |
| US5538906A (en) * | 1994-03-29 | 1996-07-23 | Sharp Kabushiki Kaisha | Process for producing mask ROM |
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