JPH01220858A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01220858A JPH01220858A JP63046620A JP4662088A JPH01220858A JP H01220858 A JPH01220858 A JP H01220858A JP 63046620 A JP63046620 A JP 63046620A JP 4662088 A JP4662088 A JP 4662088A JP H01220858 A JPH01220858 A JP H01220858A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特にＬＯＣ［ｌＳ（
選択酸化）法による素子間分離領域を有したＭ○Ｓ構造
の半導体実費回路の製造方法に関する。
選択酸化）法による素子間分離領域を有したＭ○Ｓ構造
の半導体実費回路の製造方法に関する。
本発明は、半導体装置の製造方法において、半導体基体
上に素子間分離領域を形成し、この素子間分離領域上で
の端部を除く部分上にイオン注入用マスク層を形成し、
このマスク層を介して不純物をイオン注入して素子間分
離領域の端部下の基体中にチャンネルストップ領域を形
成し、またマスク層を介してウェル領域を形成し、次い
でウェル領域に半導体素子を形成することにより、ウェ
ル領域、チャンネルストップ領域の不純物濃度プロファ
イルを制御し、且つ製造工程を簡単化できるようにした
ものである。
上に素子間分離領域を形成し、この素子間分離領域上で
の端部を除く部分上にイオン注入用マスク層を形成し、
このマスク層を介して不純物をイオン注入して素子間分
離領域の端部下の基体中にチャンネルストップ領域を形
成し、またマスク層を介してウェル領域を形成し、次い
でウェル領域に半導体素子を形成することにより、ウェ
ル領域、チャンネルストップ領域の不純物濃度プロファ
イルを制御し、且つ製造工程を簡単化できるようにした
ものである。
第３図に従来のＭＯ３構造のＬＳＩ（大規模集積回路）
の製法例を示す。なお、同図はｎチャンネルＭＯＳトラ
ンジスタについて示す。
の製法例を示す。なお、同図はｎチャンネルＭＯＳトラ
ンジスタについて示す。
この例においては、先ず、第３図Ａに示すようにｎ形の
シリコン基板（１）を用意し、この基板（１）の−面上
にＳｉｎ、膜（２）を被着形成する。次に、第３図Ｂに
示すように所定パターンのホトレジスト層（３）を形ｔ
し、このホトレジスト層（３）をマスクとしてｐ形不純
物をイオン注入してｐ形つェル領域（４）を形成する。
シリコン基板（１）を用意し、この基板（１）の−面上
にＳｉｎ、膜（２）を被着形成する。次に、第３図Ｂに
示すように所定パターンのホトレジスト層（３）を形ｔ
し、このホトレジスト層（３）をマスクとしてｐ形不純
物をイオン注入してｐ形つェル領域（４）を形成する。
次に第３図Ｃに示すように、ホトレジスト層（３）を除
去した後、ｐ形つェル領域（４）に対応する５１０２膜
（３）上にｐ形つェル領域（４）より小面積のＳＩＮ膜
（５）を被着形成する。次に、第３図りに示すようにｐ
形つェル領域（４）を除く他の領域上にホトレジスト層
（６）を形成し、このホトレジスト層（６）とＳＩＮ膜
（５）をマスクとしてイオン注入してｐ形つェル領域（
４）の周端表面にｐ゛チヤンネルストツプ領域７）を形
成する。次に、第３図Ｅに示すようにホトレジスト層（
６）を除去した後、ＬＯＣＯＳ法による酸化（以下ＬＯ
ＣＯＳ酸化と云う）を行って、素子間分離領域となる酸
化膜（以下Ｌ’０ＣＯＳ酸イヒ膜と云う）（８）を形成
する。次に第３図Ｆに示すようにｐ形つェル領域（４）
の面上に新たにゲート酸化膜（９）を形成して後、第３
図Ｇに示すように爾後形成されるｎチャンネル型ＭＯ３
）ランジスタの閾電圧ｖｔｈを制御するためのマスクパ
ターンとなるホトレジスト層〈１０）を形成し、このホ
トレジスト層（１０）をマスクにしてｐ形つェル領域（
４）の表面にｖｔｈ制御用不純物（１１）をイオン注入
する。しかる後、ゲート酸化膜（９）上にゲート電極（
１２）を形成し、且つｎ゛ソース領域１３）及びｎ“
ドレイン領域（１４）を形成する。斯くして第３図Ｈに
示すようにｎチャンネルＭＯ３）ランジスタが形成され
る。
去した後、ｐ形つェル領域（４）に対応する５１０２膜
（３）上にｐ形つェル領域（４）より小面積のＳＩＮ膜
（５）を被着形成する。次に、第３図りに示すようにｐ
形つェル領域（４）を除く他の領域上にホトレジスト層
（６）を形成し、このホトレジスト層（６）とＳＩＮ膜
（５）をマスクとしてイオン注入してｐ形つェル領域（
４）の周端表面にｐ゛チヤンネルストツプ領域７）を形
成する。次に、第３図Ｅに示すようにホトレジスト層（
６）を除去した後、ＬＯＣＯＳ法による酸化（以下ＬＯ
ＣＯＳ酸化と云う）を行って、素子間分離領域となる酸
化膜（以下Ｌ’０ＣＯＳ酸イヒ膜と云う）（８）を形成
する。次に第３図Ｆに示すようにｐ形つェル領域（４）
の面上に新たにゲート酸化膜（９）を形成して後、第３
図Ｇに示すように爾後形成されるｎチャンネル型ＭＯ３
）ランジスタの閾電圧ｖｔｈを制御するためのマスクパ
ターンとなるホトレジスト層〈１０）を形成し、このホ
トレジスト層（１０）をマスクにしてｐ形つェル領域（
４）の表面にｖｔｈ制御用不純物（１１）をイオン注入
する。しかる後、ゲート酸化膜（９）上にゲート電極（
１２）を形成し、且つｎ゛ソース領域１３）及びｎ“
ドレイン領域（１４）を形成する。斯くして第３図Ｈに
示すようにｎチャンネルＭＯ３）ランジスタが形成され
る。
上述のようにしてＭＯＳ）ランジスタが製造されるが、
従来のかかる製造技術においては次のような欠点があっ
た。
従来のかかる製造技術においては次のような欠点があっ
た。
（ｉ）ｐ形つェル領域（４）及び寄生ＭＯ５）ランジス
タのｐ゛チヤンネルストツプ領域７）の形成後にＬＯＣ
Ｏ３酸化工程が行われる。このため、この酸化時の熱（
温度）によりｐ形つェル領域（４）の不純物が熱拡散し
て不純物濃度プロファイルが変化する。又、寄生ＭＯ３
）ランジスクのｐ゛チヤンネルストツプ領域７）の不純
物がＬＯＣＯ３酸化膜（８〕中に奪われて表面のｐ゛チ
ヤンネルストツプ領域７）における不純物濃度プロファ
イルが変化してしまう。
タのｐ゛チヤンネルストツプ領域７）の形成後にＬＯＣ
Ｏ３酸化工程が行われる。このため、この酸化時の熱（
温度）によりｐ形つェル領域（４）の不純物が熱拡散し
て不純物濃度プロファイルが変化する。又、寄生ＭＯ３
）ランジスクのｐ゛チヤンネルストツプ領域７）の不純
物がＬＯＣＯ３酸化膜（８〕中に奪われて表面のｐ゛チ
ヤンネルストツプ領域７）における不純物濃度プロファ
イルが変化してしまう。
（ｉｉ ）各不純物領域を形成するためにマスクパター
ンとなるホトレジスト層形成工程が各工程毎に必要とな
る。即ち、ｐ形つェル領域（４）を形成するためのホト
レジスト層（３）、ｐ゛チヤンネルストツプ領域７）を
形成するためのホトレジスト層（６）及びｎチャンネル
型ＭＯ３）ランジスタの閾電圧ｖｔｈ制御用のホトレジ
スト層（１０）の合計３回が必要となる。
ンとなるホトレジスト層形成工程が各工程毎に必要とな
る。即ち、ｐ形つェル領域（４）を形成するためのホト
レジスト層（３）、ｐ゛チヤンネルストツプ領域７）を
形成するためのホトレジスト層（６）及びｎチャンネル
型ＭＯ３）ランジスタの閾電圧ｖｔｈ制御用のホトレジ
スト層（１０）の合計３回が必要となる。
本発明は、上述の欠点を解消し、不純物濃度プロファイ
ルの制御を向上し、製造工程を簡単化できるようにした
半導体装置の製造方法を提供するものである。
ルの制御を向上し、製造工程を簡単化できるようにした
半導体装置の製造方法を提供するものである。
本発明は、半導体基体（２１）上に選択的に素子間分離
領域（２４）を形成し、素子間分離領域（２４）の端Ｉ
（２４ａ） を除く部分上にイオン注入用マスク層（
２６）’（又は （２４ｂ））を形成する工程と、この
イオン注入用マスク層（２６） （又は（２４ｂ））を
介して不純物をイオン注入して素子間分離領域（２４）
の端部（２４ａ） を貫通させて端部（２４ａ）
下の基体中にチャンネルストップ領域（３０）を形成し
、イオン注入用マスク層（２６） （又は（２４ｂ））
を介してウェル領域（２７）を形成する工程と、このウ
ェル領域（２７）内に半導体素子（３５）を形成する工
程を有することを特徴とするものである。
領域（２４）を形成し、素子間分離領域（２４）の端Ｉ
（２４ａ） を除く部分上にイオン注入用マスク層（
２６）’（又は （２４ｂ））を形成する工程と、この
イオン注入用マスク層（２６） （又は（２４ｂ））を
介して不純物をイオン注入して素子間分離領域（２４）
の端部（２４ａ） を貫通させて端部（２４ａ）
下の基体中にチャンネルストップ領域（３０）を形成し
、イオン注入用マスク層（２６） （又は（２４ｂ））
を介してウェル領域（２７）を形成する工程と、このウ
ェル領域（２７）内に半導体素子（３５）を形成する工
程を有することを特徴とするものである。
必要に応じて閾電圧ｖｔｈ制御のための不純物をイオン
注入する場合にも上記イオン注入用マスク層（２６）
（又は（２４ｂ））を介して行うことができる。
注入する場合にも上記イオン注入用マスク層（２６）
（又は（２４ｂ））を介して行うことができる。
イオン注入用マスクとしては、素子間分離領域（２４）
上にホトレジスト層（２６）を設けて構成することもで
き、或いは素子間分離領域（２４）の厚みを変えて厚い
部分（２４ｂ） をマスクとして用いることもできる
。
上にホトレジスト層（２６）を設けて構成することもで
き、或いは素子間分離領域（２４）の厚みを変えて厚い
部分（２４ｂ） をマスクとして用いることもできる
。
上述の製法によれば、ＬＯＣＯ３酸化による素子間分離
領域（２４）を形成した後、素子間分離領域の端部（２
４ａ） を除く部分に形成されたマスク層（２６）（
又は（２４ｂ））を介して夫々イオン注入が行われ、ウ
ェル領域（２７）及びチャンネルストップ領域（３０）
が形成される。このため、従来のようにウェル領域の不
純物が再拡散することもなく、またチャンネルストップ
領域（３０）の不純物が素子間分離領域に奪われること
もない、すなわち、ウェル領域（２７）及びチャンネル
ストップ領域（３０）の各不純物濃度プロファイルは正
確に制御される。
領域（２４）を形成した後、素子間分離領域の端部（２
４ａ） を除く部分に形成されたマスク層（２６）（
又は（２４ｂ））を介して夫々イオン注入が行われ、ウ
ェル領域（２７）及びチャンネルストップ領域（３０）
が形成される。このため、従来のようにウェル領域の不
純物が再拡散することもなく、またチャンネルストップ
領域（３０）の不純物が素子間分離領域に奪われること
もない、すなわち、ウェル領域（２７）及びチャンネル
ストップ領域（３０）の各不純物濃度プロファイルは正
確に制御される。
また、閾電圧ｖｔｈ制御のためのイオン注入用マスク層
も、ウェル領域（２７）及びチャンネルストップ領域（
３０）の形成で用いたマスク層（２６） （又は（２４
ｂ））と同一のものが使える。従って、一つのイオン注
入用マスク層で、ウェル領域（２７）の形成、チャンネ
ルストップ領域（３０）の形成及びｖｔｈ制御用の不純
物注入が行えるのでマスクパターン形成工程が削減され
、製造工程が簡単化される。
も、ウェル領域（２７）及びチャンネルストップ領域（
３０）の形成で用いたマスク層（２６） （又は（２４
ｂ））と同一のものが使える。従って、一つのイオン注
入用マスク層で、ウェル領域（２７）の形成、チャンネ
ルストップ領域（３０）の形成及びｖｔｈ制御用の不純
物注入が行えるのでマスクパターン形成工程が削減され
、製造工程が簡単化される。
以下、第１図を用いて本発明によるＭＯ３構造のＬＳＩ
の製造方法の一例を説明する。なお、本例はｎチャンネ
ル型Ｍ ＯＳ ）ランジスタについて説明する。
の製造方法の一例を説明する。なお、本例はｎチャンネ
ル型Ｍ ＯＳ ）ランジスタについて説明する。
本例においては、先ず第１図Ａに示すようにｎ形シリコ
ン基板（２１）を用意し、その−面上に全面に３１０２
膜（２２）を被着形成した後に、５ｉｎ２膜（２２）上
に所定パターンのＳｉＮ膜（２３）を被着形成する。
ン基板（２１）を用意し、その−面上に全面に３１０２
膜（２２）を被着形成した後に、５ｉｎ２膜（２２）上
に所定パターンのＳｉＮ膜（２３）を被着形成する。
次に、第１図已に示すようにＬＯＣＯ３酸化を行って素
子間分離領域となるＬＯＣＯＳ酸化膜（２４）を形成す
る。
子間分離領域となるＬＯＣＯＳ酸化膜（２４）を形成す
る。
次に、第１図Ｃに示すように素子形成領域上のＳｉＮ膜
（２３）及び５ｉｎ２膜（２２）を選択除去した後に、
ここに例えばＳｉｎ、によるゲート酸化膜（２５）を形
成する。
（２３）及び５ｉｎ２膜（２２）を選択除去した後に、
ここに例えばＳｉｎ、によるゲート酸化膜（２５）を形
成する。
次に、第１図りに示すようにゲート酸化膜（２５）が形
成されている素子形成領域及びＬＱＣＯＳ酸化膜（２４
） （７）端部（２４ａ） を除＜ ＬＯＣＯＳ 酸
化膜（２４）上にホトレジスト層（２６）を形成する。
成されている素子形成領域及びＬＱＣＯＳ酸化膜（２４
） （７）端部（２４ａ） を除＜ ＬＯＣＯＳ 酸
化膜（２４）上にホトレジスト層（２６）を形成する。
そして、このホトレジスト層（２６）をイオン注入用マ
スクとしてｐ形不純物（２８）をイオン注入してｎ形シ
リコン基板（２１）内にｐ形つェル領域（２７）を形成
する。
スクとしてｐ形不純物（２８）をイオン注入してｎ形シ
リコン基板（２１）内にｐ形つェル領域（２７）を形成
する。
次に、第１図Ｅに示すように同じホトレジスト１（２６
）をマスクとしてｐ形不純物（２９）をイオン注入して
しａｃｏｓ 酸化膜（２４）の端部（２４ａ） 下の
ｐ形つェル領域（２７）表面（即ちｐ形つェル領域（２
７）のし０ＣＯＳ酸化膜（２４ａ） との界面） に
寄生ＭＯ３）ランジスクのｐ°チャンネルストップ領域
（３０）を形成する。また同じホトレジスト層（２６）
をマスクとしてゲート酸化膜（２５）直下のｐ形つェル
領域（２７）の表面に、最終的に形成されるｎチャンネ
ル型ＭＯ５）ランジスタの閾電圧ｖｔｈを制御するため
の所要の不純物（３１）をイオン注入する。
）をマスクとしてｐ形不純物（２９）をイオン注入して
しａｃｏｓ 酸化膜（２４）の端部（２４ａ） 下の
ｐ形つェル領域（２７）表面（即ちｐ形つェル領域（２
７）のし０ＣＯＳ酸化膜（２４ａ） との界面） に
寄生ＭＯ３）ランジスクのｐ°チャンネルストップ領域
（３０）を形成する。また同じホトレジスト層（２６）
をマスクとしてゲート酸化膜（２５）直下のｐ形つェル
領域（２７）の表面に、最終的に形成されるｎチャンネ
ル型ＭＯ５）ランジスタの閾電圧ｖｔｈを制御するため
の所要の不純物（３１）をイオン注入する。
しかる後、ホトレジスト層（２６）を除去し、ゲート酸
化膜（２５）上にゲート電極（３２）を形成し、またｎ
゛ ソース領域（３３）及びｎ゛ ドレイン領域（３４
）を形成して第１図Ｆに示すｎチャンネル型ＭＯＳトラ
ンジスタ（３５）を得る。
化膜（２５）上にゲート電極（３２）を形成し、またｎ
゛ ソース領域（３３）及びｎ゛ ドレイン領域（３４
）を形成して第１図Ｆに示すｎチャンネル型ＭＯＳトラ
ンジスタ（３５）を得る。
かかる製法によれば、ＬＯＣＧＳ酸化膜（２４）の形成
後にｐ形つェル領域（２７）を形成し、次に寄生ＭＯＳ
トランジスタのｐ“チャンネルストップ領域（３０）を
形成するので、従来のようにＬＯＣＯ３酸化時の熱によ
るｐ形つェル領域（２７）の不純物の熱拡散、或いはチ
ャンネルストップ領域（３０）の不純物がＬＯＣＯＳ酸
化膜に奪われて不純物濃度プロファイルが変化する等の
問題は全く生じない。従って、ｐ形つェル領域（２７）
及びｐ゛チヤンネルストツプ領域３０）の制御を向上す
ることができる。
後にｐ形つェル領域（２７）を形成し、次に寄生ＭＯＳ
トランジスタのｐ“チャンネルストップ領域（３０）を
形成するので、従来のようにＬＯＣＯ３酸化時の熱によ
るｐ形つェル領域（２７）の不純物の熱拡散、或いはチ
ャンネルストップ領域（３０）の不純物がＬＯＣＯＳ酸
化膜に奪われて不純物濃度プロファイルが変化する等の
問題は全く生じない。従って、ｐ形つェル領域（２７）
及びｐ゛チヤンネルストツプ領域３０）の制御を向上す
ることができる。
又、ホトレジスト層（２６）によるマスク１枚にて、ｐ
形つェル領域（２７）の形成、ｐ゛チヤンネルストツプ
領域３０）の形成及び閾電圧ｖｔｈの制御が行える。従
って、第３図に示す従来法に比べてマスク形成工程が減
り、製造工程を簡単化することができる。
形つェル領域（２７）の形成、ｐ゛チヤンネルストツプ
領域３０）の形成及び閾電圧ｖｔｈの制御が行える。従
って、第３図に示す従来法に比べてマスク形成工程が減
り、製造工程を簡単化することができる。
第２図は本発明の他の例を示す。この例では、素子間分
離領域となるＬＯＣＯ３酸化膜（２４）を端部（２４ａ
） では小なる厚さｔｌ とし、それ以外の部分（
２４ｂ） では大なる厚さｔ２ となるように形成し
、ｎ形シリコン基板（２１）の素子形成領域に対応する
部分上にゲート酸化膜（２５）を形成する。しかる後、
ＬＯＣＯＳ酸化膜（２４）の厚さｔ２ の部分（２４ｂ
） をマスクとしてｐ形不純物（２８）をイオン注入
してｐ形つエル領域（２７）を形成する（第２図Ａ参照
）。
離領域となるＬＯＣＯ３酸化膜（２４）を端部（２４ａ
） では小なる厚さｔｌ とし、それ以外の部分（
２４ｂ） では大なる厚さｔ２ となるように形成し
、ｎ形シリコン基板（２１）の素子形成領域に対応する
部分上にゲート酸化膜（２５）を形成する。しかる後、
ＬＯＣＯＳ酸化膜（２４）の厚さｔ２ の部分（２４ｂ
） をマスクとしてｐ形不純物（２８）をイオン注入
してｐ形つエル領域（２７）を形成する（第２図Ａ参照
）。
次に、同様にしてＬＯＣＯ３酸化膜（２４）の厚さｔ２
の部分（２４ｂ） をマスクとしてｐ形不純物（２９
）をイオン注入してＬＯＣＯ３酸化膜の端部（２４ａ）
下のｐ形つェル領域（２７）表面にｐ゛チヤンネルス
トツプ領域３０）を形成する。また、部分（２４ｔｌ）
をマスクにしてｐ形つェル領域（２７）表面に所要
の不純物（３１）をイオン注入して閾電圧ｖｔｈの制御
を行う。これ以後は第１図Ｆと同じ工程を経てｎチャン
ネル型ＭＯ３）ランジスタを形成する。
の部分（２４ｂ） をマスクとしてｐ形不純物（２９
）をイオン注入してＬＯＣＯ３酸化膜の端部（２４ａ）
下のｐ形つェル領域（２７）表面にｐ゛チヤンネルス
トツプ領域３０）を形成する。また、部分（２４ｔｌ）
をマスクにしてｐ形つェル領域（２７）表面に所要
の不純物（３１）をイオン注入して閾電圧ｖｔｈの制御
を行う。これ以後は第１図Ｆと同じ工程を経てｎチャン
ネル型ＭＯ３）ランジスタを形成する。
この製法においても、ＬＯＣＯ３酸化後にｐ形つェル領
域（２７）の形成、ｐ゛チヤンネルストツプ領域３０）
の形成及び閾電圧ｖｔｈ制御を行うので、不純物濃度プ
ロファイルの変化は生じない。又、マスクパターン形成
工程が減るので、従来に比して製造工程が簡単化される
。
域（２７）の形成、ｐ゛チヤンネルストツプ領域３０）
の形成及び閾電圧ｖｔｈ制御を行うので、不純物濃度プ
ロファイルの変化は生じない。又、マスクパターン形成
工程が減るので、従来に比して製造工程が簡単化される
。
尚、上側ではｎチャンネル型ＭＯ３）ランジスタについ
て説明したが、本製法はｐチャンネル型Ｍ ＯＳ ）ラ
ンジスタ、相補性ＭＯＳトランジスタ等においても適用
できるものである。
て説明したが、本製法はｐチャンネル型Ｍ ＯＳ ）ラ
ンジスタ、相補性ＭＯＳトランジスタ等においても適用
できるものである。
本発明によれば、素子間分離領域を形成した後に、ウェ
ル領域、チャンネルストップ領域等をイオン注入で形成
することにより、従来のような素子間分離領域形成時に
おけるウェル領域、チャンネルストップ領域の不純物濃
度プロファイルが変化するという問題点は解決され、ウ
ェル領域及びチャンネルストップ領域の不純物濃度プロ
ファイルの制御を向上することができる。
ル領域、チャンネルストップ領域等をイオン注入で形成
することにより、従来のような素子間分離領域形成時に
おけるウェル領域、チャンネルストップ領域の不純物濃
度プロファイルが変化するという問題点は解決され、ウ
ェル領域及びチャンネルストップ領域の不純物濃度プロ
ファイルの制御を向上することができる。
また同一マスクを用いてウェル領域及びチャンネルスト
ップ領域の形成ができるので製造工程を簡単化すること
ができる。
ップ領域の形成ができるので製造工程を簡単化すること
ができる。
従って、本製法は特にＭＯ３構造のＬＳＩの製造に適用
して好適ならしめるものである。
して好適ならしめるものである。
第１図Ａ−Ｆは本発明による半導体装置の製造方法の一
例を示す製造工程図、第２図Ａ及びＢは本発明による半
導体装置の製造方法の他の例を示す製造工程図、第３図
Ａ−Ｈは従来の半導体装置の製造方法の例を示す製造工
程図である。 （２１）はｎ形シリコン基板、（２２）はＳｉＯ，膜、
（２３）はＳｉＮ膜、（２４）はしａｃｏｓ酸化膜、（
２７）はｐ形つェル領域、（３０）はｐ′″チャンネル
ストップ領域、（３１）はｖｔｈ制御用不純物である。 代 理 人 伊 藤 真岡
松 隈 秀 盛４惚の寅施イ列の工
程図 第２図 ２１−・・・−ｎ形シリコλ塁４及 ２２・・−・Ｓ、０２繕 紋実脂イ列の工程図 第１図 第３図 １４ ・−・−−ｎ午しイン領を蔭 一：’（８１−
例を示す製造工程図、第２図Ａ及びＢは本発明による半
導体装置の製造方法の他の例を示す製造工程図、第３図
Ａ−Ｈは従来の半導体装置の製造方法の例を示す製造工
程図である。 （２１）はｎ形シリコン基板、（２２）はＳｉＯ，膜、
（２３）はＳｉＮ膜、（２４）はしａｃｏｓ酸化膜、（
２７）はｐ形つェル領域、（３０）はｐ′″チャンネル
ストップ領域、（３１）はｖｔｈ制御用不純物である。 代 理 人 伊 藤 真岡
松 隈 秀 盛４惚の寅施イ列の工
程図 第２図 ２１−・・・−ｎ形シリコλ塁４及 ２２・・−・Ｓ、０２繕 紋実脂イ列の工程図 第１図 第３図 １４ ・−・−−ｎ午しイン領を蔭 一：’（８１−
Claims (1)
- 【特許請求の範囲】 半導体基体上に選択的に素子間分離領域を形成し、上
記素子間分離領域の端部を除く部分上にイオン注入用マ
スク層を形成する工程と、 上記イオン注入用マスク層を介して不純物をイオン注入
して上記素子間分離領域の端部を貫通させて該端部下の
上記基体中にチャンネルストップ領域を形成し、上記イ
オン注入用マスク層を介してウェル領域を形成する工程
と、 上記ウェル領域内に半導体素子を形成する工程とを有す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046620A JP2727552B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046620A JP2727552B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220858A true JPH01220858A (ja) | 1989-09-04 |
| JP2727552B2 JP2727552B2 (ja) | 1998-03-11 |
Family
ID=12752337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046620A Expired - Fee Related JP2727552B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727552B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02264464A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH03222480A (ja) * | 1990-01-29 | 1991-10-01 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JPH05129429A (ja) * | 1991-07-17 | 1993-05-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| FR2714525A1 (fr) * | 1993-12-28 | 1995-06-30 | Fujitsu Ltd | Procédé de fabrication d'un dispositif à semiconducteur comprenant des transistors à effet de champ métal-oxyde-semiconducteur. |
| US5623154A (en) * | 1994-10-25 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having triple diffusion |
| JP2012080117A (ja) * | 2002-08-14 | 2012-04-19 | Advanced Analogic Technologies Inc | エピレス基板における分離型の相補型ｍｏｓ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214459A (ja) * | 1985-07-11 | 1987-01-23 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置の製造方法 |
| JPS62149163A (ja) * | 1985-08-30 | 1987-07-03 | Nec Corp | 相補型ｍｏｓ集積回路の製造方法 |
| JPS63305546A (ja) * | 1987-06-05 | 1988-12-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置の製造方法 |
-
1988
- 1988-02-29 JP JP63046620A patent/JP2727552B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214459A (ja) * | 1985-07-11 | 1987-01-23 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置の製造方法 |
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| FR2714525A1 (fr) * | 1993-12-28 | 1995-06-30 | Fujitsu Ltd | Procédé de fabrication d'un dispositif à semiconducteur comprenant des transistors à effet de champ métal-oxyde-semiconducteur. |
| US5623154A (en) * | 1994-10-25 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having triple diffusion |
| JP2012080117A (ja) * | 2002-08-14 | 2012-04-19 | Advanced Analogic Technologies Inc | エピレス基板における分離型の相補型ｍｏｓ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2727552B2 (ja) | 1998-03-11 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |