JPS61242064A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
- Publication number
- JPS61242064A JPS61242064A JP60083969A JP8396985A JPS61242064A JP S61242064 A JPS61242064 A JP S61242064A JP 60083969 A JP60083969 A JP 60083969A JP 8396985 A JP8396985 A JP 8396985A JP S61242064 A JPS61242064 A JP S61242064A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- conductivity type
- ion implantation
- well layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型半導体装置の製造方法にに関し、特に
トウインウェル（ＴＷｉｎ Ｗｅｌ＋ ）層の形成工程
を改良した相補型半導体装置の製造方法に係わる。
トウインウェル（ＴＷｉｎ Ｗｅｌ＋ ）層の形成工程
を改良した相補型半導体装置の製造方法に係わる。
ＣＭＯ８ＬＳ Ｉを製造する場合には、同一基板上のｎ
チャンネルＭＯＳトランジスタとｎチャンネルＭＯＳト
ランジスタを形成するため、基板表面にトウインウェル
層を形成する必要がある。こうしたトウインウェル層を
有する０ＭＯ８ＬＳＩは、従来、第２図（ａ）〜（Ｑ）
に示す方法により製造されている。
チャンネルＭＯＳトランジスタとｎチャンネルＭＯＳト
ランジスタを形成するため、基板表面にトウインウェル
層を形成する必要がある。こうしたトウインウェル層を
有する０ＭＯ８ＬＳＩは、従来、第２図（ａ）〜（Ｑ）
に示す方法により製造されている。
まず、例えばｎ型シリコン基板１上に熱酸化処理等によ
り酸化膜２を形成した後、写真蝕刻法によりｐ−ウェル
層形成予定部が開孔されたレジストパターン３を形成し
、該レジストパターン３をマスクとして酸化膜２を選択
的にエツチング除去して基板１表面を露出する。つづい
て、レジストパターン３をマスクとしてｎ型不純物、例
えばボロンを基板表面にイオン注入してボロンイオン注
入層４を形成する（第２図（ａ）図示）。
り酸化膜２を形成した後、写真蝕刻法によりｐ−ウェル
層形成予定部が開孔されたレジストパターン３を形成し
、該レジストパターン３をマスクとして酸化膜２を選択
的にエツチング除去して基板１表面を露出する。つづい
て、レジストパターン３をマスクとしてｎ型不純物、例
えばボロンを基板表面にイオン注入してボロンイオン注
入層４を形成する（第２図（ａ）図示）。
次いで、レジストバーン３及び酸化［１２を除去し、再
度酸化膜５の形成、写真蝕刻法によるｎ−ウェル層予定
部が開孔されたレジストパターン６を形成、該レジスト
パターン６をマスクとした酸化膜５のエツチングによる
基板１表面の露出を行なった後、レジストパターン６を
マスクとしてｎ型不純物、例えばリンを露出した基板表
面にイオン注入してリンイオン注入Ｈ７を形成する（同
図（ｂ）図示）。
度酸化膜５の形成、写真蝕刻法によるｎ−ウェル層予定
部が開孔されたレジストパターン６を形成、該レジスト
パターン６をマスクとした酸化膜５のエツチングによる
基板１表面の露出を行なった後、レジストパターン６を
マスクとしてｎ型不純物、例えばリンを露出した基板表
面にイオン注入してリンイオン注入Ｈ７を形成する（同
図（ｂ）図示）。
次いで、レジストパターン６及び酸化膜５を除去した後
、熱処理を施して前記各イオン注入層４．７を活性化し
て基板１表面にｐ−ウェル層８、ｎ−ウェル層９を互い
に隣接して形成する（同図（Ｃ）図示）。
、熱処理を施して前記各イオン注入層４．７を活性化し
て基板１表面にｐ−ウェル層８、ｎ−ウェル層９を互い
に隣接して形成する（同図（Ｃ）図示）。
次いで、選択酸化技術等によりｐ−ウェル層８とｎ−ウ
ェル層９との界面付近にフィールド酸化膜１０を形成す
る（同図（ｄ）図示）。つづいて、熱酸化処理を施して
フィールド酸化膜１０で分離されたｐ−ウェル層８の島
領域及びｎ−ウェル層９の島領域に夫々ゲート酸化膜第
１１．第１２を形成し、全面にゲート電極材料膜として
多結晶シリコン膜を堆積した後、該多結晶シリコン膜を
バターニングして前記各島領域のゲート酸化膜第１１．
第１２上にゲート電極１２１．１２２を形成する（同図
（ｅ）図示）。ひきつづき、写真蝕刻法によりｎ−ウェ
ル層９側を覆うレジストパターン（図示せず）を形成し
、該レジストパターン、ゲート電極１２１及びフィール
ド酸化膜１０をマスクとしてｎ型不純物、例えば砒素を
ｐ−ウェル層８の島領域にイオン注入した後、レジスト
パターンを除去し、活性化して同島領域にｎ＋型のソー
ス、ドレイン領域１３．１４を形成する（同図（ｆ）図
示）。更に、写真蝕刻法によりｐ−ウェル層８側を覆う
レジストパターン（図示せず）を形成し、該レジストパ
ターン、ゲート電極１２２及びフィールド酸化膜１０を
マスクとしてｎ型不純物、例えばボロンをｎ−ウェル層
９の島領域にイオン注入した後、該レジストパターンを
除去し、活性化して同島領域にｐ＋型のソース、ドレイ
ン領域１５．１６を形成する（同図（Ｑ）図示）。この
後、図示しないが常法に従って全面にＣＶＤ−８ｉ０２
膜の堆積、コンタクトホールの開孔、Ａ２配線の形成等
の工程により０ＭＯ８ＬＳＩを製造する。
ェル層９との界面付近にフィールド酸化膜１０を形成す
る（同図（ｄ）図示）。つづいて、熱酸化処理を施して
フィールド酸化膜１０で分離されたｐ−ウェル層８の島
領域及びｎ−ウェル層９の島領域に夫々ゲート酸化膜第
１１．第１２を形成し、全面にゲート電極材料膜として
多結晶シリコン膜を堆積した後、該多結晶シリコン膜を
バターニングして前記各島領域のゲート酸化膜第１１．
第１２上にゲート電極１２１．１２２を形成する（同図
（ｅ）図示）。ひきつづき、写真蝕刻法によりｎ−ウェ
ル層９側を覆うレジストパターン（図示せず）を形成し
、該レジストパターン、ゲート電極１２１及びフィール
ド酸化膜１０をマスクとしてｎ型不純物、例えば砒素を
ｐ−ウェル層８の島領域にイオン注入した後、レジスト
パターンを除去し、活性化して同島領域にｎ＋型のソー
ス、ドレイン領域１３．１４を形成する（同図（ｆ）図
示）。更に、写真蝕刻法によりｐ−ウェル層８側を覆う
レジストパターン（図示せず）を形成し、該レジストパ
ターン、ゲート電極１２２及びフィールド酸化膜１０を
マスクとしてｎ型不純物、例えばボロンをｎ−ウェル層
９の島領域にイオン注入した後、該レジストパターンを
除去し、活性化して同島領域にｐ＋型のソース、ドレイ
ン領域１５．１６を形成する（同図（Ｑ）図示）。この
後、図示しないが常法に従って全面にＣＶＤ−８ｉ０２
膜の堆積、コンタクトホールの開孔、Ａ２配線の形成等
の工程により０ＭＯ８ＬＳＩを製造する。
しかしながら、上述した従来方法にあってはｐ−ウェル
層８及びｎ−ウェル層９を形成するために２回の酸化膜
の形成と、２回の写真蝕刻法を行なう必要があり、工程
が繁雑になる欠点があった。
層８及びｎ−ウェル層９を形成するために２回の酸化膜
の形成と、２回の写真蝕刻法を行なう必要があり、工程
が繁雑になる欠点があった。
また、各ウェル層８．９の濃度の制御性を良好にする目
的で基板１として低濃度（高抵抗）のものを使用してい
るため、寄生ｎｐｎバイポーラトランジスタ、奇生ｐｎ
ｐバイポーラトランジスタによるラッチアップが生じる
という問題があった。
的で基板１として低濃度（高抵抗）のものを使用してい
るため、寄生ｎｐｎバイポーラトランジスタ、奇生ｐｎ
ｐバイポーラトランジスタによるラッチアップが生じる
という問題があった。
この解決手段として、高濃度のシリコン基板上に低濃度
のシリコンエピタキシャル層を設けた、いわゆるエピタ
キシャルウェハを使用することが考えられるが、ウェハ
コストが高くなるという問題が生じる。
のシリコンエピタキシャル層を設けた、いわゆるエピタ
キシャルウェハを使用することが考えられるが、ウェハ
コストが高くなるという問題が生じる。
本発明は、工程の短縮と耐ラツチアツプ性を向上した相
補型半導体装置の製造方法を提供しようとするものであ
る。
補型半導体装置の製造方法を提供しようとするものであ
る。
本発明は、第１導電型の半導体基板の表面にブロック層
を形成した後、該ブロック層の第２導電型のウェル層形
成予定部に対応する部分を選択的に除去して開孔部を形
成する工程と、第１導電型の不純物を全面にイオン注入
して前記ブロック層が存在する前記基板表面の近傍にピ
ークを持つ第１導電型不純物イオン注入層及び前記開孔
部に位置する前記基板の深い箇所にピークを持つ第１導
電型不純物イオン注入層を同時に形成する工程と、前記
ブロック層をマスクとして第２導電型の不純物を前記開
孔部を通して前記基板にイオン注入して同基板の表面近
傍にピークを持つ第２導電型イオン注入層を形成する工
程と、前記各不純物イオン注入層を活性化して前記基板
表面に第１導電型ウェル層及び第２導電型ウェル層を形
成すると共に、該第２導電型ウェル層下の基板に第１導
電型拡散層を形成する工程とを具備したことを特徴とす
るものである。かかる本発明によれば、既述の如く工程
の短縮と耐ラツチアツプ性を向上した相補型半導体装置
を得ることができる。
を形成した後、該ブロック層の第２導電型のウェル層形
成予定部に対応する部分を選択的に除去して開孔部を形
成する工程と、第１導電型の不純物を全面にイオン注入
して前記ブロック層が存在する前記基板表面の近傍にピ
ークを持つ第１導電型不純物イオン注入層及び前記開孔
部に位置する前記基板の深い箇所にピークを持つ第１導
電型不純物イオン注入層を同時に形成する工程と、前記
ブロック層をマスクとして第２導電型の不純物を前記開
孔部を通して前記基板にイオン注入して同基板の表面近
傍にピークを持つ第２導電型イオン注入層を形成する工
程と、前記各不純物イオン注入層を活性化して前記基板
表面に第１導電型ウェル層及び第２導電型ウェル層を形
成すると共に、該第２導電型ウェル層下の基板に第１導
電型拡散層を形成する工程とを具備したことを特徴とす
るものである。かかる本発明によれば、既述の如く工程
の短縮と耐ラツチアツプ性を向上した相補型半導体装置
を得ることができる。
（発明の実施例）
以下、本発明の実施例を第１図（ａ）〜（ａ）を参照し
て詳細に説明する。
て詳細に説明する。
まず、例えばｐ型シリコン基板２１上に熱酸化処理等に
より厚さ１０００人の酸化膜２２を形成した後、全面に
厚さ１４００人の窒化シリコン膜２３を堆積した。つづ
いて、これら酸化第１２２及び窒化シリコン膜２３から
なるブロック層２４上に写真蝕刻法によりｎ−ウェル層
形成予定部が開孔された厚さ１．５μｍのレジストパー
ン２５を形成した。ひきつづき、該レジストパターン２
５をマスクとして窒化シリコン膜２３及び酸化膜２２を
例えばリアクティブイオンエツチング法（ＲＩＥ法）に
より選択的に除去して開孔部２６を形成した。この後、
ｎ型不純物、例えばボロンを加速電圧１．５ＭｅＶ、ド
ーズ量 ２Ｘ１０” ２／ｃｄの条件でイオン注入を行なった。
より厚さ１０００人の酸化膜２２を形成した後、全面に
厚さ１４００人の窒化シリコン膜２３を堆積した。つづ
いて、これら酸化第１２２及び窒化シリコン膜２３から
なるブロック層２４上に写真蝕刻法によりｎ−ウェル層
形成予定部が開孔された厚さ１．５μｍのレジストパー
ン２５を形成した。ひきつづき、該レジストパターン２
５をマスクとして窒化シリコン膜２３及び酸化膜２２を
例えばリアクティブイオンエツチング法（ＲＩＥ法）に
より選択的に除去して開孔部２６を形成した。この後、
ｎ型不純物、例えばボロンを加速電圧１．５ＭｅＶ、ド
ーズ量 ２Ｘ１０” ２／ｃｄの条件でイオン注入を行なった。
この時、前記ブロック層２４が存在する前記基板２１表
面の近傍にピークを持つ第１のボロンイオン注入層２７
１と前記開孔部２６に位置する前記基板２１の深い箇所
（表面から３μｍの箇所）にピークを持つ第２のボロン
イオン注入層２７２が夫々形成されたく第１図（ａ）図
示）。
面の近傍にピークを持つ第１のボロンイオン注入層２７
１と前記開孔部２６に位置する前記基板２１の深い箇所
（表面から３μｍの箇所）にピークを持つ第２のボロン
イオン注入層２７２が夫々形成されたく第１図（ａ）図
示）。
次いで、前記ブロック層２４をマスクとしてｎ型不純物
、例えばリンを加速電圧１００ｋｅＶ、ドーズ１３Ｘ１
０１２１０＋ｆの条件でイオン注入して前記’１０ツク
層２４の開孔部２６に位置する基板２１表面の近傍にピ
ークを持つリンイオン注入層２８を形成した（同図（ｂ
）図示）。つづいて、レジストパーン２５、酸化膜２２
及び窒化シリコン！Ｉ２３からなるブロックＭ２４を除
去した後、Ｎ２雰囲気中、１０００℃の温度下で熱処理
を施した。この時、前記各イオン注入層２７ヱ、２７２
及び２８が活性化されて、ｐ型シリコン基板２１表面に
深さ３μｍのｐ−ウェル層２９及びｎ−ウェル［１３０
が互いに隣接して形成されると共に、該ｎウェル層３０
下の基板２１部分にｐ＋型広拡散層３１形成された（同
図（Ｃ）図示）。
、例えばリンを加速電圧１００ｋｅＶ、ドーズ１３Ｘ１
０１２１０＋ｆの条件でイオン注入して前記’１０ツク
層２４の開孔部２６に位置する基板２１表面の近傍にピ
ークを持つリンイオン注入層２８を形成した（同図（ｂ
）図示）。つづいて、レジストパーン２５、酸化膜２２
及び窒化シリコン！Ｉ２３からなるブロックＭ２４を除
去した後、Ｎ２雰囲気中、１０００℃の温度下で熱処理
を施した。この時、前記各イオン注入層２７ヱ、２７２
及び２８が活性化されて、ｐ型シリコン基板２１表面に
深さ３μｍのｐ−ウェル層２９及びｎ−ウェル［１３０
が互いに隣接して形成されると共に、該ｎウェル層３０
下の基板２１部分にｐ＋型広拡散層３１形成された（同
図（Ｃ）図示）。
次いで、選択酸化技術等によりｐ−ウェル層２９とｎ−
ウェル層３０との界面付近にフィールド酸化膜３２を形
成した（同図（ｄ）図示）。つづいて、熱酸化処理を施
してフィールド酸化膜３２で分離されたρ−ウェル層２
９の島領域及びｎ−ウェル層３０の島領域に夫々厚さ４
５０Ａのゲート酸化膜３３１，３３２を形成し、全面に
ゲート電極材料膜として厚さ３０００人の多結晶シリコ
ン膜を堆積した後、該多結晶シリコン膜をバターニング
して前記各島領域のゲート酸化膜３３ｒ 、３３２上に
ゲート電極３４ｔ 、３４２を形成した（同図（ｅ）図
示〉。ひきつづき、写真蝕刻法によりｎ−ウェル層３ｏ
側を覆うレジストパターン〈図示せず）を形成し、該レ
ジストパターン、ゲート電極３４１及びフィールド酸化
膜３２をマスクとしてｎ型不純物、例えば砒素を加速電
圧４０ｋｅＶ、ドーズ量５Ｘ１０”／ｃｄの条件でｐ−
ウェル層２９の島領域にイオン注入した後、レジストパ
ターンを除去し、活性化して同島領域にｎ＋型のソース
、ドレイン領域３５．３６を形成した（同図（ｆ）図示
）。更に、写真蝕刻法によりｐ−ウェル層２９側を覆う
レジストパターン（図示せず）を形成し、該レジストパ
ターン、ゲート電極３４２及びフィールド酸化膜３２を
マスクとしてｎ型不純物、例えばボロンを加速電圧４０
ｋｅＶ、ドーズＪ１２Ｘ １０” ／Ｃｉの条件でｎ−
ウェル層３０の島領域にイオン注入した後、該レジスト
パターンを除去し、活性化して同島領域にｐ＋型のソー
ス、ドレイン領域３７．３８を形成した（同図（ｇ）図
示）。この後、図示しないが常法に従って全面にＣＶＤ
−８ｉ○２膜の堆積、コンタクトホールの開孔、Ａ２配
線の形成等の工程を行なうことによりＣＭＯ３ＬＳＩを
製造した。
ウェル層３０との界面付近にフィールド酸化膜３２を形
成した（同図（ｄ）図示）。つづいて、熱酸化処理を施
してフィールド酸化膜３２で分離されたρ−ウェル層２
９の島領域及びｎ−ウェル層３０の島領域に夫々厚さ４
５０Ａのゲート酸化膜３３１，３３２を形成し、全面に
ゲート電極材料膜として厚さ３０００人の多結晶シリコ
ン膜を堆積した後、該多結晶シリコン膜をバターニング
して前記各島領域のゲート酸化膜３３ｒ 、３３２上に
ゲート電極３４ｔ 、３４２を形成した（同図（ｅ）図
示〉。ひきつづき、写真蝕刻法によりｎ−ウェル層３ｏ
側を覆うレジストパターン〈図示せず）を形成し、該レ
ジストパターン、ゲート電極３４１及びフィールド酸化
膜３２をマスクとしてｎ型不純物、例えば砒素を加速電
圧４０ｋｅＶ、ドーズ量５Ｘ１０”／ｃｄの条件でｐ−
ウェル層２９の島領域にイオン注入した後、レジストパ
ターンを除去し、活性化して同島領域にｎ＋型のソース
、ドレイン領域３５．３６を形成した（同図（ｆ）図示
）。更に、写真蝕刻法によりｐ−ウェル層２９側を覆う
レジストパターン（図示せず）を形成し、該レジストパ
ターン、ゲート電極３４２及びフィールド酸化膜３２を
マスクとしてｎ型不純物、例えばボロンを加速電圧４０
ｋｅＶ、ドーズＪ１２Ｘ １０” ／Ｃｉの条件でｎ−
ウェル層３０の島領域にイオン注入した後、該レジスト
パターンを除去し、活性化して同島領域にｐ＋型のソー
ス、ドレイン領域３７．３８を形成した（同図（ｇ）図
示）。この後、図示しないが常法に従って全面にＣＶＤ
−８ｉ○２膜の堆積、コンタクトホールの開孔、Ａ２配
線の形成等の工程を行なうことによりＣＭＯ３ＬＳＩを
製造した。
しかして、本発明によれば１回の写真蝕刻法と２回のイ
オン注入によりｐ−ウェル層２９及びｎ−ウェル層３０
を形成できるため、従来法のようにｐ−ウェル用の写真
蝕刻法、ｐ−ウェルイオン注入、レジストパターンの除
去、酸化膜除去の後にｎ−ウェル用の写真蝕刻法、ｎ−
ウェルイオン注入、レジストパターンの除去、酸化膜除
去を行なう場合に比べて極めて短縮された工程により０
ＭＯ３ＬＳＩを製造できる。
オン注入によりｐ−ウェル層２９及びｎ−ウェル層３０
を形成できるため、従来法のようにｐ−ウェル用の写真
蝕刻法、ｐ−ウェルイオン注入、レジストパターンの除
去、酸化膜除去の後にｎ−ウェル用の写真蝕刻法、ｎ−
ウェルイオン注入、レジストパターンの除去、酸化膜除
去を行なう場合に比べて極めて短縮された工程により０
ＭＯ３ＬＳＩを製造できる。
また、−回目の高加速度のボロンイオン注入によりｎ−
ウェル層３０下のｐ型シリコン基板２１゜に高濃度のｐ
＋型型数散層３１形成でき、ｎウェル！３０を低抵抗化
できるため、寄生ｎｐｎバイポーラトランジスタ、奇生
ｐｎｐバイポーラトランジスタによるラッチアップを抑
制できる。
ウェル層３０下のｐ型シリコン基板２１゜に高濃度のｐ
＋型型数散層３１形成でき、ｎウェル！３０を低抵抗化
できるため、寄生ｎｐｎバイポーラトランジスタ、奇生
ｐｎｐバイポーラトランジスタによるラッチアップを抑
制できる。
なお、上記実施例ではブロック層とし、酸化膜と窒化シ
リコン躾との二層により形成したが、酸化膜（ＣＶＤ−
８ｉ０２膜）のみで形成してもよい。こうしたＣＶＤ−
８ｉ０２膜のみでブロック層を形成するには、窒化シリ
コン膜を使用した場合に比べてその膜厚を１．５倍程度
に厚くすることが望ましい。
リコン躾との二層により形成したが、酸化膜（ＣＶＤ−
８ｉ０２膜）のみで形成してもよい。こうしたＣＶＤ−
８ｉ０２膜のみでブロック層を形成するには、窒化シリ
コン膜を使用した場合に比べてその膜厚を１．５倍程度
に厚くすることが望ましい。
上記実施例では、基板をｐ型のものを、ブロック層を通
してイオン注入する不純物をボロン等のｐ型のものを使
用したが、これに限定されない。
してイオン注入する不純物をボロン等のｐ型のものを使
用したが、これに限定されない。
例えば、基板をｎ型とし、ブロック層を通してイオン注
入する不純物としてリン等のｎ型のものを使用してもよ
い。
入する不純物としてリン等のｎ型のものを使用してもよ
い。
以上詳述した如く、本発明によれば工程の短縮と耐ラツ
チアツプ性を向上した高信頼性の相補型半導体装置を簡
単に製造し得る方法を提供できる。
チアツプ性を向上した高信頼性の相補型半導体装置を簡
単に製造し得る方法を提供できる。
第１図（ａ）〜（Ｇｌ）は本発明の実施例における０Ｍ
Ｏ８ＬＳＩの製造工程を示す断面図、第２図（ａ）〜（
Ｑ）は従来方法による０ＭＯ８ＬＳＩの製造工程を示す
断面図である。 ２１・・・ｐ型シリコン基板、２３・・・窒化シリコン
膜、２４・・・ブロック層、２５・・・レジストパター
ン、２６・・・開孔部、２７１．２７２・・・ボロンイ
オン注入層、２８・・・リンイオン注入層、２９・・・
ｐ−ウェル層、３０・・・ｎ−ウェル層、３１・・・ｐ
“型拡敢層、３２・・・フィールド酸化膜、３３１．３
３２・・・ゲート酸化膜、３４１．３４２・・・ゲート
電極、３５・・・ｎ１型ソース領域、３６・・・ｎ１型
ドレイン領域、３７・・・ｐ＋＋ソース領域、３８・・
・ｐ＋型トドレイン領域 出願人代理人 弁理士 鈴江武彦 第１図 Ｂ′″ 第１図 第２図 Ｂ゛ ＋１＋＋第１＋第１１＋
Ｏ８ＬＳＩの製造工程を示す断面図、第２図（ａ）〜（
Ｑ）は従来方法による０ＭＯ８ＬＳＩの製造工程を示す
断面図である。 ２１・・・ｐ型シリコン基板、２３・・・窒化シリコン
膜、２４・・・ブロック層、２５・・・レジストパター
ン、２６・・・開孔部、２７１．２７２・・・ボロンイ
オン注入層、２８・・・リンイオン注入層、２９・・・
ｐ−ウェル層、３０・・・ｎ−ウェル層、３１・・・ｐ
“型拡敢層、３２・・・フィールド酸化膜、３３１．３
３２・・・ゲート酸化膜、３４１．３４２・・・ゲート
電極、３５・・・ｎ１型ソース領域、３６・・・ｎ１型
ドレイン領域、３７・・・ｐ＋＋ソース領域、３８・・
・ｐ＋型トドレイン領域 出願人代理人 弁理士 鈴江武彦 第１図 Ｂ′″ 第１図 第２図 Ｂ゛ ＋１＋＋第１＋第１１＋
Claims (1)
- 第１導電型の半導体基板の表面にブロック層を形成した
後、該ブロック層の第２導電型のウェル層形成予定部に
対応する部分を選択的に除去して開孔部を形成する工程
と、第１導電型の不純物を全面にイオン注入して前記ブ
ロック層が存在する前記基板表面の近傍にピークを持つ
第１導電型不純物イオン注入層及び前記開孔部に位置す
る前記基板の深い箇所にピークを持つ第１導電型不純物
イオン注入層を同時に形成する工程と、前記ブロック層
をマスクとして第２導電型の不純物を前記開孔部を通し
て前記基板にイオン注入して同基板の表面近傍にピーク
を持つ第２導電型イオン注入層を形成する工程と、前記
各不純物イオン注入層を活性化して前記基板表面に第１
導電型ウェル層及び第２導電型ウエル層を形成すると共
に、該第２導電型ウェル層下の基板に第１導電型拡散層
を形成する工程とを具備したことを特徴とする相補型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083969A JPS61242064A (ja) | 1985-04-19 | 1985-04-19 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083969A JPS61242064A (ja) | 1985-04-19 | 1985-04-19 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242064A true JPS61242064A (ja) | 1986-10-28 |
Family
ID=13817366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083969A Pending JPS61242064A (ja) | 1985-04-19 | 1985-04-19 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242064A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221264A (ja) * | 1985-07-19 | 1987-01-29 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63244876A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 相補型ｍｉｓ半導体装置及びその製造方法 |
| WO1989003591A1 (en) * | 1987-10-08 | 1989-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconducteur device and method of producing the same |
| JPH01161752A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置製造方法 |
| JPH0289358A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 相補型ｍｉｓ集積回路 |
| JPH0296364A (ja) * | 1988-09-30 | 1990-04-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| EP0683515A1 (en) * | 1994-05-17 | 1995-11-22 | Samsung Electronics Co., Ltd. | CMOS and method for manufacturing the same |
| JPH07109872B1 (ja) * | 1987-10-08 | 1995-11-22 | Matsushita Electric Ind Co Ltd | |
| JPH09312348A (ja) * | 1996-05-23 | 1997-12-02 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| JP2011018751A (ja) * | 2009-07-08 | 2011-01-27 | Renesas Electronics Corp | 半導体装置 |
-
1985
- 1985-04-19 JP JP60083969A patent/JPS61242064A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221264A (ja) * | 1985-07-19 | 1987-01-29 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63244876A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 相補型ｍｉｓ半導体装置及びその製造方法 |
| JPH07109872B1 (ja) * | 1987-10-08 | 1995-11-22 | Matsushita Electric Ind Co Ltd | |
| US5160996A (en) * | 1987-10-08 | 1992-11-03 | Matsushita Electric Industrial Co., Inc. | Structure and method of manufacture for semiconductor device |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| WO1989003591A1 (en) * | 1987-10-08 | 1989-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconducteur device and method of producing the same |
| EP0794575A2 (en) * | 1987-10-08 | 1997-09-10 | Matsushita Electric Industrial Co., Ltd. | Structure and method of manufacture for CMOS semiconductor device against latch-up effect |
| EP0794575A3 (en) * | 1987-10-08 | 1998-04-01 | Matsushita Electric Industrial Co., Ltd. | Structure and method of manufacture for CMOS semiconductor device against latch-up effect |
| JPH01161752A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置製造方法 |
| JPH0289358A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 相補型ｍｉｓ集積回路 |
| JPH0296364A (ja) * | 1988-09-30 | 1990-04-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| EP0683515A1 (en) * | 1994-05-17 | 1995-11-22 | Samsung Electronics Co., Ltd. | CMOS and method for manufacturing the same |
| JPH09312348A (ja) * | 1996-05-23 | 1997-12-02 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| US6927116B2 (en) | 1996-05-23 | 2005-08-09 | Kabushiki Kaisha Toshiba | Semiconductor device having a double-well structure and method for manufacturing the same |
| JP2011018751A (ja) * | 2009-07-08 | 2011-01-27 | Renesas Electronics Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0638479B2 (ja) | Ｃｍｏｓ集積回路技法 | |
| JPH0555484A (ja) | 半導体装置の製造方法 | |
| JPS61242064A (ja) | 相補型半導体装置の製造方法 | |
| JPH08162630A (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
| JP3165118B2 (ja) | 半導体装置 | |
| JPH02219262A (ja) | 半導体装置 | |
| JP2617177B2 (ja) | 集積回路のアイソレーシヨン構造およびその形成方法 | |
| JP2914293B2 (ja) | 半導体装置の製造方法 | |
| JPH0240947A (ja) | 半導体装置の製造方法 | |
| JP2940984B2 (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JPH0345548B2 (ja) | ||
| JP3097095B2 (ja) | 半導体装置の製造方法 | |
| KR100259586B1 (ko) | 반도체장치 제조방법 | |
| JPS6244862B2 (ja) | ||
| JPH023270A (ja) | Ｈｃｔ半導体装置の製造方法 | |
| JPH04368171A (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JPS5975653A (ja) | 半導体集積回路装置の製造方法 | |
| JPH06232353A (ja) | 半導体装置およびその製造方法 | |
| JPS60226169A (ja) | 半導体装置の製造方法 | |
| JPS59124767A (ja) | 半導体・集積回路装置の製造方法 | |
| JPH04162662A (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JPH03262155A (ja) | 半導体装置の製造方法 | |
| JPH04242934A (ja) | 半導体装置の製造方法 | |
| JPH0418752A (ja) | 半導体装置の製造方法 | |
| JPH0382042A (ja) | 半導体装置の製造方法 |