JP2914293B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にバイポーラトランジスタとＭＯＳトラ
ンジスタとが同一基板上に形成された、ＢｉＭＯＳある
いばＢｉＣＭＯＳと称される半導体装置の製造方法に関
するものである。
方法に関し、特にバイポーラトランジスタとＭＯＳトラ
ンジスタとが同一基板上に形成された、ＢｉＭＯＳある
いばＢｉＣＭＯＳと称される半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】ＢｉＣＭＯＳ半導体装置の高性能化を進
める上で問題となる点が大きく分けて３つある。
める上で問題となる点が大きく分けて３つある。
【０００３】第１はＭＯＳトランジスタにおけるショー
トチャンネル効果の抑制であり、ＭＯＳトランジスタの
ソース，ドレイン形成後の熱処理を極力低減もしくは低
温化することで対応している。
トチャンネル効果の抑制であり、ＭＯＳトランジスタの
ソース，ドレイン形成後の熱処理を極力低減もしくは低
温化することで対応している。
【０００４】第２はバイポーラトランジスタのベース・
エミッタ接合形成の為の熱処理を十分施すことである
が、これは第１の問題点と相反するものである。
エミッタ接合形成の為の熱処理を十分施すことである
が、これは第１の問題点と相反するものである。
【０００５】第３は、バイポーラトランジスタの高周波
特性改善の為にエミッタに寄生する容量を極力減らすこ
とである。
特性改善の為にエミッタに寄生する容量を極力減らすこ
とである。
【０００６】以上の３つの要請を満たす従来技術のうち
にはたとえば特開平４−３４６２６３号公報に記載され
た半導体装置および製造方法がある。
にはたとえば特開平４−３４６２６３号公報に記載され
た半導体装置および製造方法がある。
【０００７】この装置および製造方法について図６〜図
９を参照して以下に説明する。
９を参照して以下に説明する。
【０００８】まず、図６（ａ）に示すように、Ｐ型シリ
コン下地基板１にＮ+ 型埋込層２Ｂ，２Ｍを形成するた
めヒ素を注入し、Ｐ+ 型埋込層３Ｉ，３Ｍを形成するた
めボロンを注入する。次に全面にＮ型エピタキシャル層
４を堆積し、Ｐ+ 型分離領域５，Ｐ型ウェル６，Ｎ型ウ
ェル７を形成し、厚さ３５０ｎｍ程度のフィールド酸化
膜８を形成してｎＭＯＳトランジスタ活性領域Ａ，ｐＭ
ＯＳトランジスタ活性領域Ｂ及びバイポーラトランジス
タ活性領域Ｃを区画する。次に、リンの注入と９００℃
程度の熱処理によりコレクタ引出拡散層９を形成する。
コン下地基板１にＮ+ 型埋込層２Ｂ，２Ｍを形成するた
めヒ素を注入し、Ｐ+ 型埋込層３Ｉ，３Ｍを形成するた
めボロンを注入する。次に全面にＮ型エピタキシャル層
４を堆積し、Ｐ+ 型分離領域５，Ｐ型ウェル６，Ｎ型ウ
ェル７を形成し、厚さ３５０ｎｍ程度のフィールド酸化
膜８を形成してｎＭＯＳトランジスタ活性領域Ａ，ｐＭ
ＯＳトランジスタ活性領域Ｂ及びバイポーラトランジス
タ活性領域Ｃを区画する。次に、リンの注入と９００℃
程度の熱処理によりコレクタ引出拡散層９を形成する。
【０００９】活性領域Ａ，Ｂ，Ｃの表面に熱酸化膜２０
を形成し、パターニングして活性領域Ｃ上に残す。
を形成し、パターニングして活性領域Ｃ上に残す。
【００１０】この後、図６（ｂ）に示すように、ゲート
酸化膜１４と多結晶シリコン膜２１を順次形成したの
ち、ｐ型不純物のイオン注入を利用してベース領域１０
を形成する。
酸化膜１４と多結晶シリコン膜２１を順次形成したの
ち、ｐ型不純物のイオン注入を利用してベース領域１０
を形成する。
【００１１】次に、多結晶シリコン２１とゲート酸化膜
１４の一部をエッチングして、図７（ａ）に示すよう
に、ベース領域１０上にエミッタ開口１１を形成し、図
７（ｂ）に示すように、全面に多結晶シリコン膜２２を
堆積する。
１４の一部をエッチングして、図７（ａ）に示すよう
に、ベース領域１０上にエミッタ開口１１を形成し、図
７（ｂ）に示すように、全面に多結晶シリコン膜２２を
堆積する。
【００１２】この後、高濃度のヒ素を注入してから、多
結晶シリコン膜２２，２１の積層膜をパターニングして
図８（ａ）と示すように、ゲート電極Ｇｎ，Ｇｐおよび
エミッタ電極Ｅを形成し、熱処理によりエミッタ領域１
３を形成する。
結晶シリコン膜２２，２１の積層膜をパターニングして
図８（ａ）と示すように、ゲート電極Ｇｎ，Ｇｐおよび
エミッタ電極Ｅを形成し、熱処理によりエミッタ領域１
３を形成する。
【００１３】さらに、図示しないレジストパターンをマ
スクとして高濃度のヒ素をイオン注入して、図８（ｂ）
に示すように、ｎＭＯＳトランジスタのソース・ドレイ
ン領域２３ｎを形成し、同様に図示しないレジストパタ
ーンをマスクとして高濃度のボロンをイオン注入してバ
イポーラトランジスタのグラフトベース領域２４とｐＭ
ＯＳトランジスタのソース・ドレイン領域２３ｐを形成
する。
スクとして高濃度のヒ素をイオン注入して、図８（ｂ）
に示すように、ｎＭＯＳトランジスタのソース・ドレイ
ン領域２３ｎを形成し、同様に図示しないレジストパタ
ーンをマスクとして高濃度のボロンをイオン注入してバ
イポーラトランジスタのグラフトベース領域２４とｐＭ
ＯＳトランジスタのソース・ドレイン領域２３ｐを形成
する。
【００１４】次に、図９に示すように、層間絶縁膜２５
を形成し、コンタクト孔を設け、電極配線２６を形成す
る。
を形成し、コンタクト孔を設け、電極配線２６を形成す
る。
【００１５】上記従来例によれば、バイポーラトランジ
スタのエミッタ領域を形成するための拡散は、ＭＯＳト
ランジスタのソース・ドレイン領域の形成に先だって行
われるので、説明の最初に述べた第１の問題点、つまり
ＭＯＳトランジスタにおけるショートチャンネル効果の
抑制も行える。
スタのエミッタ領域を形成するための拡散は、ＭＯＳト
ランジスタのソース・ドレイン領域の形成に先だって行
われるので、説明の最初に述べた第１の問題点、つまり
ＭＯＳトランジスタにおけるショートチャンネル効果の
抑制も行える。
【００１６】また、第２の問題点、つまりバイポーラト
ランジスタのベース・エミッタ接合形成の為の熱処理を
十分施すこともできる。
ランジスタのベース・エミッタ接合形成の為の熱処理を
十分施すこともできる。
【００１７】また、従来例の特長は、Ｐ+ 型分離領域の
形成が終了したのちに熱酸化膜を形成しバイポーラ活性
領域上だけに残すようにパターニングすることにあると
言える。これはエミッタ電極とベース領域との間にゲー
ト酸化膜より厚い絶縁膜を設けてエミッタ寄生容量を低
減しバイポーラトランジスタの高周波特性を改善するた
めである。
形成が終了したのちに熱酸化膜を形成しバイポーラ活性
領域上だけに残すようにパターニングすることにあると
言える。これはエミッタ電極とベース領域との間にゲー
ト酸化膜より厚い絶縁膜を設けてエミッタ寄生容量を低
減しバイポーラトランジスタの高周波特性を改善するた
めである。
【００１８】
【発明が解決しようとする課題】上述した従来技術で
は、バイポーラ活性領域上に熱酸化膜を形成してエミッ
タ寄生容量の低減を企っているので一応の効果はあるが
十分とはいえない。この熱酸化膜をあまり厚くすると選
択酸化法によるフィールド酸化膜形成の意義が失われ
る。あるいは、ＭＯＳトランジスタ活性領域上から除去
するとき、フィールド絶縁膜が薄くなったり、段差がつ
くという不都合がある。従って、大雑把にいってこの熱
酸化膜の厚さはフィールド絶縁膜の厚さの約半分がせい
ぜいであろう。製造方法としては、熱酸化膜の成長とパ
ターニングという工程数の増大を招くとうい問題点があ
る。
は、バイポーラ活性領域上に熱酸化膜を形成してエミッ
タ寄生容量の低減を企っているので一応の効果はあるが
十分とはいえない。この熱酸化膜をあまり厚くすると選
択酸化法によるフィールド酸化膜形成の意義が失われ
る。あるいは、ＭＯＳトランジスタ活性領域上から除去
するとき、フィールド絶縁膜が薄くなったり、段差がつ
くという不都合がある。従って、大雑把にいってこの熱
酸化膜の厚さはフィールド絶縁膜の厚さの約半分がせい
ぜいであろう。製造方法としては、熱酸化膜の成長とパ
ターニングという工程数の増大を招くとうい問題点があ
る。
【００１９】なお、前述の特開平４−３４６２６号公報
には、選択酸化によるフィールド絶縁膜の形成に使用す
る窒化シリコン膜をバイポーラトランジスタ活性領域に
残すことによってエミッタ容量の低減を企る方法も記載
されている。しかし、窒化シリコン膜の誘電率が大きい
こと、熱膨張によるストレスによりシリコン基板に欠陥
が誘起されて漏れ電流の増大を招くことなどにより十分
に寄生容量を低減するのは困難であるし、ＭＯＳトラン
ジスタ活性領域上から窒化シリコン膜を除去するという
工程を省くことはできない。
には、選択酸化によるフィールド絶縁膜の形成に使用す
る窒化シリコン膜をバイポーラトランジスタ活性領域に
残すことによってエミッタ容量の低減を企る方法も記載
されている。しかし、窒化シリコン膜の誘電率が大きい
こと、熱膨張によるストレスによりシリコン基板に欠陥
が誘起されて漏れ電流の増大を招くことなどにより十分
に寄生容量を低減するのは困難であるし、ＭＯＳトラン
ジスタ活性領域上から窒化シリコン膜を除去するという
工程を省くことはできない。
【００２０】従って本発明の目的は、エミッタ寄生容量
の一層の低減を工程数の増加を招くことなくＭＯＳトラ
ンジスタとの両立性を保持しつつ実現できる半導体装置
の製造方法を提供することにある。
の一層の低減を工程数の増加を招くことなくＭＯＳトラ
ンジスタとの両立性を保持しつつ実現できる半導体装置
の製造方法を提供することにある。
【００２１】
【００２２】
【００２３】
【課題を解決するための手段】 本発明第１の半導体装置
の製造方法は、バイポーラトランジスタを形成するＮ型
領域を備えた半導体基板を用意する工程と、第１のフィ
ールド絶縁膜を形成してＭＯＳトランジスタ活性領域及
びバイポーラトランジスタ活性領域を区画するとともに
前記バイポーラトランジスタ活性領域内のベース−エミ
ッタ接合形成領域に第２のフィールド絶縁膜を形成する
工程と、第２のフィールド絶縁膜下の前記Ｎ型領域の表
面部にＰ型不純物を導入してベース領域を形成する工程
と、前記第２のフィールド絶縁膜に開口を設けて前記ベ
ース領域の一部を露出させた後Ｎ型にドーピングされた
多結晶シリコン膜を形成しパターニングすることにより
前記開口部とその近傍にエミッタ電極を形成する工程
と、熱処理を行なって前記エミッタ電極からＮ型不純物
を拡散させて前記ベース領域の表面部にエミッタ領域を
形成する工程と、前記ＭＯＳトランジスタ活性領域にゲ
ート絶縁膜を形成しゲート電極を形成し、ソース・ドレ
イン領域及び前記ベース領域に連結するグラフトベース
領域を形成する工程とを有するというものである。
の製造方法は、バイポーラトランジスタを形成するＮ型
領域を備えた半導体基板を用意する工程と、第１のフィ
ールド絶縁膜を形成してＭＯＳトランジスタ活性領域及
びバイポーラトランジスタ活性領域を区画するとともに
前記バイポーラトランジスタ活性領域内のベース−エミ
ッタ接合形成領域に第２のフィールド絶縁膜を形成する
工程と、第２のフィールド絶縁膜下の前記Ｎ型領域の表
面部にＰ型不純物を導入してベース領域を形成する工程
と、前記第２のフィールド絶縁膜に開口を設けて前記ベ
ース領域の一部を露出させた後Ｎ型にドーピングされた
多結晶シリコン膜を形成しパターニングすることにより
前記開口部とその近傍にエミッタ電極を形成する工程
と、熱処理を行なって前記エミッタ電極からＮ型不純物
を拡散させて前記ベース領域の表面部にエミッタ領域を
形成する工程と、前記ＭＯＳトランジスタ活性領域にゲ
ート絶縁膜を形成しゲート電極を形成し、ソース・ドレ
イン領域及び前記ベース領域に連結するグラフトベース
領域を形成する工程とを有するというものである。
【００２４】本発明第２の半導体装置の製造方法は、バ
イポーラトランジスタを形成するＮ型領域を備えた半導
体基板を用意する工程と、第１のフィールド絶縁膜を形
成してＭＯＳトランジスタ領域及びバイポーラトランジ
スタ活性領域を区画するとともに前記バイポーラトラン
ジスタ活性領域内のベース−エミッタ接合形成領域に第
２のフィールド絶縁膜を形成する工程と、前記第１のフ
ィールド絶縁膜もしくは第２のフィールド絶縁膜で覆わ
れていない領域にゲート絶縁膜を形成する工程と、前記
第２のフィールド絶縁膜下の前記Ｎ型領域の表面部にＰ
型不純物を導入してベース領域を形成する工程と、前記
第２のフィールド絶縁膜に開口を設けて前記ベース領域
の一部を露出させた後Ｎ型にドーピングされた多結晶シ
リコン膜を形成しパターニングすることにより前記ＭＯ
Ｓトランジスタ活性領域上及び前記開口部とその近傍に
それぞれゲート電極及びエミッタ電極を形成する工程
と、熱処理を行なって前記エミッタ電極からＮ型不純物
を拡散させて前記ベース領域の表面部にエミッタ領域を
形成する工程と、前記ＭＯＳトランジスタ活性領域にソ
ース・ドレイン領域及び前記ベース領域に連結するグラ
フトベース領域を形成する工程とを有するというもので
ある。
イポーラトランジスタを形成するＮ型領域を備えた半導
体基板を用意する工程と、第１のフィールド絶縁膜を形
成してＭＯＳトランジスタ領域及びバイポーラトランジ
スタ活性領域を区画するとともに前記バイポーラトラン
ジスタ活性領域内のベース−エミッタ接合形成領域に第
２のフィールド絶縁膜を形成する工程と、前記第１のフ
ィールド絶縁膜もしくは第２のフィールド絶縁膜で覆わ
れていない領域にゲート絶縁膜を形成する工程と、前記
第２のフィールド絶縁膜下の前記Ｎ型領域の表面部にＰ
型不純物を導入してベース領域を形成する工程と、前記
第２のフィールド絶縁膜に開口を設けて前記ベース領域
の一部を露出させた後Ｎ型にドーピングされた多結晶シ
リコン膜を形成しパターニングすることにより前記ＭＯ
Ｓトランジスタ活性領域上及び前記開口部とその近傍に
それぞれゲート電極及びエミッタ電極を形成する工程
と、熱処理を行なって前記エミッタ電極からＮ型不純物
を拡散させて前記ベース領域の表面部にエミッタ領域を
形成する工程と、前記ＭＯＳトランジスタ活性領域にソ
ース・ドレイン領域及び前記ベース領域に連結するグラ
フトベース領域を形成する工程とを有するというもので
ある。
【００２５】本発明第３の半導体装置の製造方法は、バ
イポーラトランジスタを形成するＮ型領域を備えた半導
体基板を用意する工程と、第１のフィールド絶縁膜を形
成してＭＯＳトランジスタ活性領域及びバイポーラトラ
ンジスタ活性領域を区画するとともに前記バイポーラト
ランジスタ活性領域内のベース−エミッタ接合形成領域
に第２のフィールド絶縁膜を形成する工程と、前記第１
のフィールド絶縁膜もしくは第２のフィールド絶縁膜で
覆われていない領域にゲート絶縁膜を形成する工程と、
前記第２のフィールド絶縁膜下の前記Ｎ型領域の表面部
にＰ型不純物を導入してベース領域を形成する工程と、
前記第２のフィールド絶縁膜に開口を設けて前記ベース
領域の一部を露出させた後Ｎ型にドーピングされた多結
晶シリコン膜を形成し絶縁膜を形成し前記開口部上とそ
の近傍から前記絶縁膜を除去する工程と、ＰＯＣｌ3 ガ
ス中で熱処理して前記多結晶シリコン膜にリンを拡散す
るとともに前記ベース領域の表面部にエミッタ領域を形
成する工程と、前記リン拡散時に形成されるリンガラス
層を除去し前記多結晶シリコン膜をパターニングするこ
とにより前記ＭＯＳトランジスタ活性領域上及び前記開
口部とその近傍にそれぞれゲート電極及びエミッタ電極
を形成する工程と、前記ＭＯＳトランジスタ領域にソー
ス・ドレイン領域及び前記ベース領域に連結するグラフ
トベース領域を形成する工程とを有するというものであ
る。
イポーラトランジスタを形成するＮ型領域を備えた半導
体基板を用意する工程と、第１のフィールド絶縁膜を形
成してＭＯＳトランジスタ活性領域及びバイポーラトラ
ンジスタ活性領域を区画するとともに前記バイポーラト
ランジスタ活性領域内のベース−エミッタ接合形成領域
に第２のフィールド絶縁膜を形成する工程と、前記第１
のフィールド絶縁膜もしくは第２のフィールド絶縁膜で
覆われていない領域にゲート絶縁膜を形成する工程と、
前記第２のフィールド絶縁膜下の前記Ｎ型領域の表面部
にＰ型不純物を導入してベース領域を形成する工程と、
前記第２のフィールド絶縁膜に開口を設けて前記ベース
領域の一部を露出させた後Ｎ型にドーピングされた多結
晶シリコン膜を形成し絶縁膜を形成し前記開口部上とそ
の近傍から前記絶縁膜を除去する工程と、ＰＯＣｌ3 ガ
ス中で熱処理して前記多結晶シリコン膜にリンを拡散す
るとともに前記ベース領域の表面部にエミッタ領域を形
成する工程と、前記リン拡散時に形成されるリンガラス
層を除去し前記多結晶シリコン膜をパターニングするこ
とにより前記ＭＯＳトランジスタ活性領域上及び前記開
口部とその近傍にそれぞれゲート電極及びエミッタ電極
を形成する工程と、前記ＭＯＳトランジスタ領域にソー
ス・ドレイン領域及び前記ベース領域に連結するグラフ
トベース領域を形成する工程とを有するというものであ
る。
【００２６】本発明半導体装置において、エミッタ電極
とベース領域との間に第２のフィールド絶縁膜が介在さ
れている。
とベース領域との間に第２のフィールド絶縁膜が介在さ
れている。
【００２７】本発明第１乃至第３の半導体装置の製造方
法では、活性領域を区画する第１のフィールド絶縁膜と
同時に形成される第２のフィールド絶縁膜をエミッタ電
極とベース領域との間に介在することができる。
法では、活性領域を区画する第１のフィールド絶縁膜と
同時に形成される第２のフィールド絶縁膜をエミッタ電
極とベース領域との間に介在することができる。
【００２８】
【発明の実施の形態】本発明の第１の実施の形態につい
て説明する。
て説明する。
【００２９】まず、図１（ａ）に示すように、Ｐ型シリ
コン下地基板１にＮ+ 型埋込層２Ｂ，２Ｍを形成するた
めヒ素を注入し、Ｐ+ 型埋込層３Ｉ，３Ｍを形成するた
めボロンを注入する。次に全面にＮ型エピタキシャル層
４を堆積し、Ｐ+ 型分離領域５，Ｐ型ウェル６，Ｎ型ウ
ェル７を形成し、次に、図１（ｂ）に示すように、厚さ
３５０ｎｍ程度の第１のフィールド酸化膜８−１を選択
酸化法により形成してｎＭＯＳトランジスタ活性領域
Ａ，ｐＭＯＳトランジスタ活性領域Ｂ及びバイポーラト
ランジスタ活性領域Ｃを区画する。同時に、バイポーラ
トランジスタ活性領域Ｃのうちベース形成領域に第２の
フィールド酸化膜８−２を形成する。
コン下地基板１にＮ+ 型埋込層２Ｂ，２Ｍを形成するた
めヒ素を注入し、Ｐ+ 型埋込層３Ｉ，３Ｍを形成するた
めボロンを注入する。次に全面にＮ型エピタキシャル層
４を堆積し、Ｐ+ 型分離領域５，Ｐ型ウェル６，Ｎ型ウ
ェル７を形成し、次に、図１（ｂ）に示すように、厚さ
３５０ｎｍ程度の第１のフィールド酸化膜８−１を選択
酸化法により形成してｎＭＯＳトランジスタ活性領域
Ａ，ｐＭＯＳトランジスタ活性領域Ｂ及びバイポーラト
ランジスタ活性領域Ｃを区画する。同時に、バイポーラ
トランジスタ活性領域Ｃのうちベース形成領域に第２の
フィールド酸化膜８−２を形成する。
【００３０】次に、リンの注入と９００℃程度の熱処理
によりコレクタ引出拡散層９を形成する。
によりコレクタ引出拡散層９を形成する。
【００３１】さらに、図示しないレジストパターンをマ
スクとしてドーズ量２×１０13ｃｍ-2、加速エネルギー
１００ｋｅＶ程度の条件で、ボロンをイオン注入してバ
イポーラトランジスタのベース領域１０ａ（第２のフィ
ールド絶縁膜８−２の底面に接触）を形成する。ここで
ボロンの注入をコレクタ引出拡散層の形成に行ったのは
浅いベース領域を形成するためである。
スクとしてドーズ量２×１０13ｃｍ-2、加速エネルギー
１００ｋｅＶ程度の条件で、ボロンをイオン注入してバ
イポーラトランジスタのベース領域１０ａ（第２のフィ
ールド絶縁膜８−２の底面に接触）を形成する。ここで
ボロンの注入をコレクタ引出拡散層の形成に行ったのは
浅いベース領域を形成するためである。
【００３２】続いて図示しないレジストパターンをマス
クとして用いて、ベース領域１０ａ上のフィールド酸化
膜８−２をエッチングして、図１（ｂ）に示すように、
エミッタ開口１１ａを形成する。ここで、開口の最小幅
はフィールド酸化膜厚３５０ｎｍに対して６００ｎｍ程
度なので、アスペクト比上問題ないことを付け加えてお
く。
クとして用いて、ベース領域１０ａ上のフィールド酸化
膜８−２をエッチングして、図１（ｂ）に示すように、
エミッタ開口１１ａを形成する。ここで、開口の最小幅
はフィールド酸化膜厚３５０ｎｍに対して６００ｎｍ程
度なので、アスペクト比上問題ないことを付け加えてお
く。
【００３３】次に、図２（ａ）に示すように、エミッタ
電極を形成する為の多結晶シリコン膜１２を全面に１５
０〜２００ｎｍ程度成長させたのち、ヒ素をドーズ量１
×１０16ｃｍ-2、加速エネルギー６０〜８０ｋｅＶ程度
の条件で、イオン注入して多結晶シリコン膜をＮ型化す
る。
電極を形成する為の多結晶シリコン膜１２を全面に１５
０〜２００ｎｍ程度成長させたのち、ヒ素をドーズ量１
×１０16ｃｍ-2、加速エネルギー６０〜８０ｋｅＶ程度
の条件で、イオン注入して多結晶シリコン膜をＮ型化す
る。
【００３４】続いて、ヒ素をシリコン基板中に十分拡散
するために９００℃の熱処理を施し、エミッタ領域１３
を形成する。
するために９００℃の熱処理を施し、エミッタ領域１３
を形成する。
【００３５】さらに、レジストパターンをマスクとして
用いて多結晶シリコン膜１２をパターニングしてエミッ
タ電極Ｅを形成し、活性領域Ａ，Ｂ，Ｃのシリコン面に
熱酸化法によりゲート酸化膜１４ａを５〜１０ｎｍ形成
する。このとき、エミッタ電極Ｅの表面にも酸化膜１４
ａ−１が形成される。
用いて多結晶シリコン膜１２をパターニングしてエミッ
タ電極Ｅを形成し、活性領域Ａ，Ｂ，Ｃのシリコン面に
熱酸化法によりゲート酸化膜１４ａを５〜１０ｎｍ形成
する。このとき、エミッタ電極Ｅの表面にも酸化膜１４
ａ−１が形成される。
【００３６】引き続き、図２（ｂ）に示すように、ゲー
ト酸化膜上に、厚さ２００ｎｍ〜４００ｎｍの多結晶シ
リコン膜１５を成長させ、ＰＯＣＬ3 ガス中で熱処理を
行って多結晶シリコン膜をＮ型に低抵抗化するとともに
リンガラス層１６を形成したのち、図示しないレジスト
パターンをマスクとして用いてパターニングして、ゲー
ト電極Ｇｎ，Ｇｐを形成する。
ト酸化膜上に、厚さ２００ｎｍ〜４００ｎｍの多結晶シ
リコン膜１５を成長させ、ＰＯＣＬ3 ガス中で熱処理を
行って多結晶シリコン膜をＮ型に低抵抗化するとともに
リンガラス層１６を形成したのち、図示しないレジスト
パターンをマスクとして用いてパターニングして、ゲー
ト電極Ｇｎ，Ｇｐを形成する。
【００３７】次に、図示しないレジストパターンをマス
クとして、ｎＭＯＳトランジスタ活性領域Ａにイオン注
入によりドーズ量を１×１０13〜５×１０13ｃｍ-2加速
エネルギー１０〜３０ｋｅＶでＮ型不純物、例えばリン
を注入してＮ- 型ソース・ドレイン領域１７ｎを形成
し、同様にしてｐＭＯＳトランジスタ活性領域Ｂにドー
ズ量１×１０13〜３×１０13ｍ-2、加速エネルギー１０
〜３０ｋｅＶでＰ型不純物、例えばボロンを注入してＰ
- 型ソース・ドレイン領域１７ｐを形成する。
クとして、ｎＭＯＳトランジスタ活性領域Ａにイオン注
入によりドーズ量を１×１０13〜５×１０13ｃｍ-2加速
エネルギー１０〜３０ｋｅＶでＮ型不純物、例えばリン
を注入してＮ- 型ソース・ドレイン領域１７ｎを形成
し、同様にしてｐＭＯＳトランジスタ活性領域Ｂにドー
ズ量１×１０13〜３×１０13ｍ-2、加速エネルギー１０
〜３０ｋｅＶでＰ型不純物、例えばボロンを注入してＰ
- 型ソース・ドレイン領域１７ｐを形成する。
【００３８】次に、酸化シリコン膜を全面に１００ｎｍ
程度堆積させた後に、異方性エッチングを行うことによ
り、図３（ａ）に示すように、ゲート電極の側面にスペ
ーサ１８を形成する。
程度堆積させた後に、異方性エッチングを行うことによ
り、図３（ａ）に示すように、ゲート電極の側面にスペ
ーサ１８を形成する。
【００３９】このとき、バイポーラのベース・エミッタ
接合はすでにできあがっているため、エッチングの際の
ダメージからは保護されている。
接合はすでにできあがっているため、エッチングの際の
ダメージからは保護されている。
【００４０】さらに、図示しないレジストパターン、ゲ
ート電極Ｇｎおよびサイドウォール層をマスクとして用
いて、イオン注入によりドーズ量１×１０15〜５×１０
15ｃｍ-2、加速エネルギー３０〜５０ｋｅＶでＮ型不純
物、例えばヒ素を注入し、Ｎ+ 型ソース・ドレイン領域
１９ｎを形成し、同様にしてドーズ量１×１０15〜５×
１０15ｃｍ-2、加速エネルギー３０〜５０ｋｅＶでＰ型
不純物、例えばフッ化ボロンを注入し、Ｐ+ 型ソース・
ドレイン領域１９ｐおよびバイポーラトランジスタのグ
ラフトベース領域２４（ベース領域１０ａに連結）をそ
れぞれ形成する。
ート電極Ｇｎおよびサイドウォール層をマスクとして用
いて、イオン注入によりドーズ量１×１０15〜５×１０
15ｃｍ-2、加速エネルギー３０〜５０ｋｅＶでＮ型不純
物、例えばヒ素を注入し、Ｎ+ 型ソース・ドレイン領域
１９ｎを形成し、同様にしてドーズ量１×１０15〜５×
１０15ｃｍ-2、加速エネルギー３０〜５０ｋｅＶでＰ型
不純物、例えばフッ化ボロンを注入し、Ｐ+ 型ソース・
ドレイン領域１９ｐおよびバイポーラトランジスタのグ
ラフトベース領域２４（ベース領域１０ａに連結）をそ
れぞれ形成する。
【００４１】最後に、図３（ｂ）に示すように、層間絶
縁膜２５を成長させ、必要なコンタクト孔を開口し、Ａ
ｌなどにより電極配線２６を形成すればＢｉＣＭＯＳ半
導体装置を提供できる。
縁膜２５を成長させ、必要なコンタクト孔を開口し、Ａ
ｌなどにより電極配線２６を形成すればＢｉＣＭＯＳ半
導体装置を提供できる。
【００４２】第１の実施の形態の半導体装置はｎＭＯＳ
トランジスタ、ｐＭＯＳトランジスタ及びバイポーラト
ランジスタが同一半導体基板に、第１のフィールド絶縁
膜８−１によって分離されて集積されたＢｉＣＭＯＳ半
導体装置において、前述のバイポーラトランジスタが、
第１のフィールド酸化膜８−１と同時に形成された第２
のフィールド酸化膜８−２膜の底面から下方へかけて設
けられたベース領域１０ａと、ベース領域１０ａ上の第
２のフィールド酸化膜８−２に設けられた開口部１１ａ
とその近傍に設けられた多結晶シリコン膜１５でなるエ
ミッタ電極Ｅと、エミッタ電極Ｅと自己整合してベース
領域１０ａの表面部に設けられたエミッタ領域１３とを
有している。
トランジスタ、ｐＭＯＳトランジスタ及びバイポーラト
ランジスタが同一半導体基板に、第１のフィールド絶縁
膜８−１によって分離されて集積されたＢｉＣＭＯＳ半
導体装置において、前述のバイポーラトランジスタが、
第１のフィールド酸化膜８−１と同時に形成された第２
のフィールド酸化膜８−２膜の底面から下方へかけて設
けられたベース領域１０ａと、ベース領域１０ａ上の第
２のフィールド酸化膜８−２に設けられた開口部１１ａ
とその近傍に設けられた多結晶シリコン膜１５でなるエ
ミッタ電極Ｅと、エミッタ電極Ｅと自己整合してベース
領域１０ａの表面部に設けられたエミッタ領域１３とを
有している。
【００４３】エミッタ電極とベース領域との間に第２の
フィールド酸化膜が介在しているので寄生容量が一層低
減される。又、従来例のように、寄生容量を低減させる
ための絶縁膜の成長及び又はパターニング工程を必要と
せず、工程の増加を招かない。更に、ＭＯＳトランジス
タの形成と両立できる。
フィールド酸化膜が介在しているので寄生容量が一層低
減される。又、従来例のように、寄生容量を低減させる
ための絶縁膜の成長及び又はパターニング工程を必要と
せず、工程の増加を招かない。更に、ＭＯＳトランジス
タの形成と両立できる。
【００４４】本実施の形態では、エミッタ電極とゲート
電極とをそれぞれ別工程で形成したが、これは必要条件
ではなく種々の変形が可能である。その例として次に第
２の実施の形態について説明する。
電極とをそれぞれ別工程で形成したが、これは必要条件
ではなく種々の変形が可能である。その例として次に第
２の実施の形態について説明する。
【００４５】第１のフィールド酸化膜８−１，第２のフ
ィールド酸化膜８−２の形成，コレクタ引出拡散時の形
成，ベース領域の形成までは第１の実施の形態と同じで
ある。
ィールド酸化膜８−２の形成，コレクタ引出拡散時の形
成，ベース領域の形成までは第１の実施の形態と同じで
ある。
【００４６】次に、図４（ａ）に示すように、ゲート酸
化膜１４ｂを５〜１０ｎｍ形成する。
化膜１４ｂを５〜１０ｎｍ形成する。
【００４７】次に、図４（ｂ）に示すように、第２のフ
ィオールド酸化膜８−２にエミッタ開口１１ａを形成し
た後、全面に多結晶シリコン膜を成長させ、ヒ素をイン
オン注入して多結晶シリコン膜をＮ型化し、シリコン基
板中に十分拡散するために熱処理を施し、エミッタ領域
１３ａを形成する。
ィオールド酸化膜８−２にエミッタ開口１１ａを形成し
た後、全面に多結晶シリコン膜を成長させ、ヒ素をイン
オン注入して多結晶シリコン膜をＮ型化し、シリコン基
板中に十分拡散するために熱処理を施し、エミッタ領域
１３ａを形成する。
【００４８】この後、図示しないレジストパターンをマ
スクとして用いて多結晶シリコン膜１５ａをパターニン
グして、ゲート電極Ｇｎ，Ｇｐ及びエミッタ電極Ｅを形
成する。
スクとして用いて多結晶シリコン膜１５ａをパターニン
グして、ゲート電極Ｇｎ，Ｇｐ及びエミッタ電極Ｅを形
成する。
【００４９】さらに、図示しないレジストパターンおよ
びゲート電極をマスクとして用いて、イオン注入を行な
ってＮ- 型ソース・ドレイン領域１７ｎ，Ｐ- 型ソース
・ドレイン領域１７ｐをそれぞれ形成する。
びゲート電極をマスクとして用いて、イオン注入を行な
ってＮ- 型ソース・ドレイン領域１７ｎ，Ｐ- 型ソース
・ドレイン領域１７ｐをそれぞれ形成する。
【００５０】次に、酸化シリコン膜を全面に後に、異方
性エッチングを行うことにより、図５に示すようにゲー
ト電極の側面にスペーサ１８ａを形成する。
性エッチングを行うことにより、図５に示すようにゲー
ト電極の側面にスペーサ１８ａを形成する。
【００５１】さらに、図示しないレジストパターン、ゲ
ート電極およびスペーサをマスクとして用いて、イオン
注入によりＮ + 型ソース・ドレイン領域１９ｎ，Ｐ+ 型
ソース・ドレイン領域１９ｐ及びグラフトベース領域２
４をそれぞれ形成する。
ート電極およびスペーサをマスクとして用いて、イオン
注入によりＮ + 型ソース・ドレイン領域１９ｎ，Ｐ+ 型
ソース・ドレイン領域１９ｐ及びグラフトベース領域２
４をそれぞれ形成する。
【００５２】最後に、層間絶縁膜を成長させ、必要なコ
ンタクト孔を開口し、Ａｌなどにより電極配線を形成す
る。
ンタクト孔を開口し、Ａｌなどにより電極配線を形成す
る。
【００５３】本実施の形態は、多結晶シリコン膜の形成
が１回だけで済む利点がある。
が１回だけで済む利点がある。
【００５４】次に第３の実施の形態について説明する。
【００５５】第２の実施の形態において、多結晶シリコ
ン膜を成長させ、ヒ素をイオン注入してＮ型化しシリコ
ン基板中に十分拡散するために熱処理を施し、エミッタ
拡散層を形成してからパターニングしてゲート電極とエ
ミッタ電極を形成する工程の代りに、次のような工程に
する。
ン膜を成長させ、ヒ素をイオン注入してＮ型化しシリコ
ン基板中に十分拡散するために熱処理を施し、エミッタ
拡散層を形成してからパターニングしてゲート電極とエ
ミッタ電極を形成する工程の代りに、次のような工程に
する。
【００５６】すなわち、多結晶シリコン膜を成長させ、
ヒ素をイオン注入してこの多結晶シリコン膜をＮ型化し
たのち、酸化シリコン膜を全面に成長させ、この酸化シ
リコン膜をエミッタ開口部とその近傍の上部にのみ残る
様にエッチングする。
ヒ素をイオン注入してこの多結晶シリコン膜をＮ型化し
たのち、酸化シリコン膜を全面に成長させ、この酸化シ
リコン膜をエミッタ開口部とその近傍の上部にのみ残る
様にエッチングする。
【００５７】次に、ＰＯＣＬ3 原料としてリンガラス層
を形成し、熱処理を行って、多結晶シリコン膜のうち将
来ゲート電極となる部分のみさらに低抵抗化する。
を形成し、熱処理を行って、多結晶シリコン膜のうち将
来ゲート電極となる部分のみさらに低抵抗化する。
【００５８】このようにすれば、ＰＯＣＬ3 拡散時の熱
処理でエミッタ領域を形成することができる。
処理でエミッタ領域を形成することができる。
【００５９】この実施の形態は、ゲート電極を低抵抗化
できる利点がある。
できる利点がある。
【００６０】以上好ましい実施の形態について説明した
が、本発明はこれらに限定されるものではなく、特許請
求の範囲に記載された範囲内において、適宜の変更が可
能なものである。
が、本発明はこれらに限定されるものではなく、特許請
求の範囲に記載された範囲内において、適宜の変更が可
能なものである。
【００６１】たとえば、上述した実施の形態では、ゲー
ト電極を多結晶シリコン膜単層で形成する場合について
説明したが、ゲート電極をタングステンシリサイド膜や
チタンシリサイド膜と多結晶シリコン膜の２層構造で形
成するようにしてもよい。
ト電極を多結晶シリコン膜単層で形成する場合について
説明したが、ゲート電極をタングステンシリサイド膜や
チタンシリサイド膜と多結晶シリコン膜の２層構造で形
成するようにしてもよい。
【００６２】また、本発明の適用は特定の用途の半導体
装置に限定されるものではないが、たとえばスタティッ
クメモリ（ＳＲＡＭ）等に利用することができる。
装置に限定されるものではないが、たとえばスタティッ
クメモリ（ＳＲＡＭ）等に利用することができる。
【００６３】たとえば第１の実施の形態をＳＲＡＭに適
用する場合、エミッタ領域を形成する工程をメモリセル
に用いられるゲート−Ｎ+ 拡散層間コンタクト（ダイレ
クトコンタクト）の形成工程と兼用することも可能であ
る。
用する場合、エミッタ領域を形成する工程をメモリセル
に用いられるゲート−Ｎ+ 拡散層間コンタクト（ダイレ
クトコンタクト）の形成工程と兼用することも可能であ
る。
【００６４】また、第２の実施の形態をＳＲＡＭに適用
する場合、エミッタ電極をタングステンシリサイド膜と
多結晶シリコン膜の２層構造で形成し、メモリセル部の
接地電位配線（ＧＮＤ配線）と兼用することも可能であ
る。
する場合、エミッタ電極をタングステンシリサイド膜と
多結晶シリコン膜の２層構造で形成し、メモリセル部の
接地電位配線（ＧＮＤ配線）と兼用することも可能であ
る。
【００６５】
【発明の効果】以上説明したように本発明による半導体
装置は、バイポーラトランジスタのエミッタ電極とベー
ス領域との間に、活性領域を区画する第１のフィールド
絶縁膜と同時に形成される第２のフィールド絶縁膜を介
在させているので寄生容量が一層低減される。又、本発
明半導体装置の製造方法は、第１のフィールド絶縁膜を
形成してＭＯＳトランジスタ及びバイポーラトランジス
タの活性領域を区画する工程でベース−エミッタ接合形
成領域に第２のフィールド絶縁膜を形成し、第２のフィ
ールド絶縁膜下にベース領域を形成した後、第２のフィ
ールド絶縁膜に開口を設け、多結晶シリコン膜を堆積
し、エミッタ電極を形成するので、エミッタ電極とベー
ス領域との間に第２のフィールド絶縁膜を介在させるこ
とができる。従って、エミッタ寄生容量を低減するため
の絶縁膜の形成を行なうために工程を追加する必要がな
く工程の簡略化が実現できる。
装置は、バイポーラトランジスタのエミッタ電極とベー
ス領域との間に、活性領域を区画する第１のフィールド
絶縁膜と同時に形成される第２のフィールド絶縁膜を介
在させているので寄生容量が一層低減される。又、本発
明半導体装置の製造方法は、第１のフィールド絶縁膜を
形成してＭＯＳトランジスタ及びバイポーラトランジス
タの活性領域を区画する工程でベース−エミッタ接合形
成領域に第２のフィールド絶縁膜を形成し、第２のフィ
ールド絶縁膜下にベース領域を形成した後、第２のフィ
ールド絶縁膜に開口を設け、多結晶シリコン膜を堆積
し、エミッタ電極を形成するので、エミッタ電極とベー
ス領域との間に第２のフィールド絶縁膜を介在させるこ
とができる。従って、エミッタ寄生容量を低減するため
の絶縁膜の形成を行なうために工程を追加する必要がな
く工程の簡略化が実現できる。
【００６６】なお、ベース領域及びエミッタ領域の形成
後にＭＯＳトランジスタのソース・ドレイン領域を形成
できるのでＭＯＳトランジスタのショートチャンネル効
果抑制が可能であり、エミッタ領域形成のための熱処理
を十分に施すことができるのでソース・ドレイン領域形
成時にベース・エミッタ接合が悪影響をうけるのを回避
できることは従来例と同様である。
後にＭＯＳトランジスタのソース・ドレイン領域を形成
できるのでＭＯＳトランジスタのショートチャンネル効
果抑制が可能であり、エミッタ領域形成のための熱処理
を十分に施すことができるのでソース・ドレイン領域形
成時にベース・エミッタ接合が悪影響をうけるのを回避
できることは従来例と同様である。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ），（ｂ）に分図して示す工程順断面図。
めの（ａ），（ｂ）に分図して示す工程順断面図。
【図２】図１に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図３】図２に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図４】本発明の第２の実施の形態について説明するた
めの（ａ），（ｂ）に分図して示す工程順断面図。
めの（ａ），（ｂ）に分図して示す工程順断面図。
【図５】図４に続いて示す断面図。
【図６】従来例に続いて説明するための（ａ），（ｂ）
に分図して示す工程順断面図。
に分図して示す工程順断面図。
【図７】図６に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図８】図７に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図９】図８に続いて示す断面図。
１ Ｐ型シリコン下地基板 ２Ｂ，２Ｍ Ｎ+ 型埋込層 ３Ｉ，３Ｍ Ｐ+ 型埋込層 ４ Ｎ型エピタキシャル層 ５ Ｐ+ 型分離領域 ６ Ｐ型ウェル ７ Ｎ型ウェル ８，８−１，８−２ フィールド酸化膜 ９ コレクタ引出拡散層 １０，１０ａ ベース領域 １１，１１ａ エミッタ開口 １２ 多結晶シリコン膜 １３，１３ａ エミッタ領域 １４，１４ａ，１４ｂ ゲート酸化膜 １４ａ−１ 酸化膜 １５，１５ａ リンガラス層 １７ｎ Ｎ- 型ソース・ドレイン領域 １７ｐ Ｐ- 型ソース・ドレイン領域 １８，１８ａ スペーサ １９ｎ Ｎ+ 型ソース・ドレイン領域 １９ｐ Ｐ+ 型ソース・ドレイン領域 ２０，２０ａ 熱酸化膜 ２１ 多結晶シリコン膜 ２２ 多結晶シリコン膜 ２３ｎ Ｎ+ 型ソース・ドレイン領域 ２３ｐ Ｐ+ 型ソース・ドレイン領域 ２４ グラフトベース領域 ２５ 層間絶縁膜 ２６ 電極配線 Ａ ｎＭＯＳトランジスタ活性領域 Ｂ ｐＭＯＳトランジスタ活性領域 Ｃ バイポーラトランジスタ活性領域 Ｅ エミッタ電極 Ｇｎ ゲート電極（ｎＭＯＳ） Ｇｐゲート電極（ｐＭＯＳ）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8249 H01L 21/8222
Claims (3)
- 【請求項１】 バイポーラトランジスタを形成するＮ型
領域を備えた半導体基板を用意する工程と、第１のフィ
ールド絶縁膜を形成してＭＯＳトランジスタ活性領域及
びバイポーラトランジスタ活性領域を区画するとともに
前記バイポーラトランジスタ活性領域内のベース−エミ
ッタ接合形成領域に第２のフィールド絶縁膜を形成する
工程と、第２のフィールド絶縁膜下の前記Ｎ型領域の表
面部にＰ型不純物を導入してベース領域を形成する工程
と、前記第２のフィールド絶縁膜に開口を設けて前記ベ
ース領域の一部を露出させた後Ｎ型にドーピングされた
多結晶シリコン膜を形成しパターニングすることにより
前記開口部とその近傍にエミッタ電極を形成する工程
と、熱処理を行なって前記エミッタ電極からＮ型不純物
を拡散させて前記ベース領域の表面部にエミッタ領域を
形成する工程と、前記ＭＯＳトランジスタ活性領域にゲ
ート絶縁膜を形成しゲート電極を形成し、ソース・ドレ
イン領域及び前記ベース領域に連結するグラフトベース
領域を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 バイポーラトランジスタを形成するＮ型
領域を備えた半導体基板を用意する工程と、第１のフィ
ールド絶縁膜を形成してＭＯＳトランジスタ領域及びバ
イポーラトランジスタ活性領域を区画するとともに前記
バイポーラトランジスタ活性領域内のベース−エミッタ
接合形成領域に第２のフィールド絶縁膜を形成する工程
と、前記第１のフィールド絶縁膜もしくは第２のフィー
ルド絶縁膜で覆われていない領域にゲート絶縁膜を形成
する工程と、前記第２のフィールド絶縁膜下の前記Ｎ型
領域の表面部にＰ型不純物を導入してベース領域を形成
する工程と、前記第２のフィールド絶縁膜に開口を設け
て前記ベース領域の一部を露出させた後Ｎ型にドーピン
グされた多結晶シリコン膜を形成しパターニングするこ
とにより前記ＭＯＳトランジスタ活性領域上及び前記開
口部とその近傍にそれぞれゲート電極及びエミッタ電極
を形成する工程と、熱処理を行なって前記エミッタ電極
からＮ型不純物を拡散させて前記ベース領域の表面部に
エミッタ領域を形成する工程と、前記ＭＯＳトランジス
タ活性領域にソース・ドレイン領域及び前記ベース領域
に連結するグラフトベース領域を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 バイポーラトランジスタを形成するＮ型
領域を備えた半導体基板を用意する工程と、第１のフィ
ールド絶縁膜を形成してＭＯＳトランジスタ活性領域及
びバイポーラトランジスタ活性領域を区画するとともに
前記バイポーラトランジスタ活性領域内のベース−エミ
ッタ接合形成領域に第２のフィールド絶縁膜を形成する
工程と、前記第１のフィールド絶縁膜もしくは第２のフ
ィールド絶縁膜で覆われていない領域にゲート絶縁膜を
形成する工程と、前記第２のフィールド絶縁膜下の前記
Ｎ型領域の表面部にＰ型不純物を導入してベース領域を
形成する工程と、前記第２のフィールド絶縁膜に開口を
設けて前記ベース領域の一部を露出させた後Ｎ型にドー
ピングされた多結晶シリコン膜を形成し絶縁膜を形成し
前記開口部上とその近傍から前記絶縁膜を除去する工程
と、ＰＯＣｌ3 ガス中で熱処理して前記多結晶シリコン
膜にリンを拡散するとともに前記ベース領域の表面部に
エミッタ領域を形成する工程と、前記リン拡散時に形成
されるリンガラス層を除去し前記多結晶シリコン膜をパ
ターニングすることにより前記ＭＯＳトランジスタ活性
領域上及び前記開口部とその近傍にそれぞれゲート電極
及びエミッタ電極を形成する工程と、前記ＭＯＳトラン
ジスタ領域にソース・ドレイン領域及び前記ベース領域
に連結するグラフトベース領域を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105257A JP2914293B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置の製造方法 |
| KR1019970015361A KR100232249B1 (ko) | 1996-04-25 | 1997-04-24 | 바이폴라 트랜지스터의 고주파 특성이 개선된 bimos 디바이스의 제조방법 |
| US08/840,722 US5933720A (en) | 1996-04-25 | 1997-04-25 | Method for manufacturing BiMOS device with improvement of high frequency characteristics of bipolar transistor |
| US09/256,173 US6066521A (en) | 1996-04-25 | 1999-02-24 | Method for manufacturing BiMOS device with improvement of high frequency characteristics of bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105257A JP2914293B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293797A JPH09293797A (ja) | 1997-11-11 |
| JP2914293B2 true JP2914293B2 (ja) | 1999-06-28 |
Family
ID=14402607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105257A Expired - Fee Related JP2914293B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5933720A (ja) |
| JP (1) | JP2914293B2 (ja) |
| KR (1) | KR100232249B1 (ja) |
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|---|---|---|---|---|
| JP2000174132A (ja) * | 1998-12-08 | 2000-06-23 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| JP2000340684A (ja) * | 1999-05-31 | 2000-12-08 | Sony Corp | 半導体装置の製造方法 |
| US6406966B1 (en) * | 2000-11-07 | 2002-06-18 | National Semiconductor Corporation | Uniform emitter formation using selective laser recrystallization |
| US6468871B1 (en) * | 2000-11-07 | 2002-10-22 | National Semiconductor Corporation | Method of forming bipolar transistor salicided emitter using selective laser annealing |
| DE10061199A1 (de) * | 2000-12-08 | 2002-06-13 | Ihp Gmbh | Verfahren zur Herstellung von schnellen vertikalen npn-Bipolartransistoren und komplementären MOS-Transistoren auf einem Chip |
| JP2002368146A (ja) * | 2001-06-13 | 2002-12-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7989875B2 (en) * | 2008-11-24 | 2011-08-02 | Nxp B.V. | BiCMOS integration of multiple-times-programmable non-volatile memories |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5586151A (en) * | 1978-12-23 | 1980-06-28 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor integrated circuit |
| US4839302A (en) * | 1986-10-13 | 1989-06-13 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating bipolar semiconductor device |
| JPS6476760A (en) * | 1987-09-18 | 1989-03-22 | Toshiba Corp | Manufacture of semiconductor device |
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