JP2000340684A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 少なくとも低濃度ドレイン型絶縁ゲート型電
界効果トランジスタと、バイポーラトランジスタとが共
通の半導体基体に形成される半導体装置の製造方法にお
ける製造の簡易化信頼性の問題の解決を図る。 【解決手段】 低濃度ドレイン型絶縁ゲート型電界効果
トランジスタＴＲ1 のサイドウォール形成ようの絶縁層
を第１および第２の２層の絶縁膜２１および２２によっ
て形成し、下層の第１の絶縁膜２１に開口２１Ｗを形成
し、この開口部を通じて単結晶半導体層を形成すること
ができるようにして、工程の簡略化、信頼性の向上を図
る。
界効果トランジスタと、バイポーラトランジスタとが共
通の半導体基体に形成される半導体装置の製造方法にお
ける製造の簡易化信頼性の問題の解決を図る。 【解決手段】 低濃度ドレイン型絶縁ゲート型電界効果
トランジスタＴＲ1 のサイドウォール形成ようの絶縁層
を第１および第２の２層の絶縁膜２１および２２によっ
て形成し、下層の第１の絶縁膜２１に開口２１Ｗを形成
し、この開口部を通じて単結晶半導体層を形成すること
ができるようにして、工程の簡略化、信頼性の向上を図
る。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも低濃度
ドレイン型（以下ＬＤＤ型という）の絶縁ゲート型電界
効果トランジスタと、バイポーラトランジスタとが共通
の半導体基体に形成される半導体装置の製造方法に関す
る。
ドレイン型（以下ＬＤＤ型という）の絶縁ゲート型電界
効果トランジスタと、バイポーラトランジスタとが共通
の半導体基体に形成される半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】例えば、通信装置の周波数変換器等にお
いて、共通の半導体基体にＬＤＤ型の絶縁ゲート型電界
効果トランジスタとバイポーラトランジスタとが形成さ
れた半導体装置が用いられる。この場合、高周波用のバ
イポーラトランジスタには高速動作が要求される。この
バイポーラトランジスタの高速化のためには、ベースの
浅接合化によるベース走行時間の短縮とベースの低抵抗
化が重要である。
いて、共通の半導体基体にＬＤＤ型の絶縁ゲート型電界
効果トランジスタとバイポーラトランジスタとが形成さ
れた半導体装置が用いられる。この場合、高周波用のバ
イポーラトランジスタには高速動作が要求される。この
バイポーラトランジスタの高速化のためには、ベースの
浅接合化によるベース走行時間の短縮とベースの低抵抗
化が重要である。
【０００３】しかし、従来多用されているイオン注入法
でベースを形成する方法では、不純物の濃度プロファイ
ルのチャネリングテイルの問題から、浅接合化は困難で
あり、また、低抵抗化のために不純物を高濃度にイオン
注入すると、イオン注入のダメージによる結晶欠陥発生
の問題もある。
でベースを形成する方法では、不純物の濃度プロファイ
ルのチャネリングテイルの問題から、浅接合化は困難で
あり、また、低抵抗化のために不純物を高濃度にイオン
注入すると、イオン注入のダメージによる結晶欠陥発生
の問題もある。
【０００４】そこで、バイポーラトランジスタのベース
層をエピタキシャル技術で形成するエピタキシャルベー
ス技術が用いられる。このエピタキシャル技術は、実質
５０ｎｍ厚程度のベース層を高濃度且つ高精度に形成す
ることができることから、バイポーラトランジスタの高
速化のためのキーテクノロジーとして注目されている。
実際、このエピタキシャルベース技術により、最大遮断
周波数が５０ＧＨｚを越える高速なバイポーラトランジ
スタが実現されている。また、エピタキシャルベース層
をバンドギャップがＳｉよりも狭いＳｉＧｅで形成する
ことによって、更に高速なヘテロ接合型バイポーラトラ
ンジスタ（ＨＢＴ）が実現できる。
層をエピタキシャル技術で形成するエピタキシャルベー
ス技術が用いられる。このエピタキシャル技術は、実質
５０ｎｍ厚程度のベース層を高濃度且つ高精度に形成す
ることができることから、バイポーラトランジスタの高
速化のためのキーテクノロジーとして注目されている。
実際、このエピタキシャルベース技術により、最大遮断
周波数が５０ＧＨｚを越える高速なバイポーラトランジ
スタが実現されている。また、エピタキシャルベース層
をバンドギャップがＳｉよりも狭いＳｉＧｅで形成する
ことによって、更に高速なヘテロ接合型バイポーラトラ
ンジスタ（ＨＢＴ）が実現できる。
【０００５】しかし、バイポーラトランジスタに要求さ
れる性能は高速性のみならず、例えば、電力用のバイポ
ーラトランジスタや、陰極線管（ＣＲＴ）等の駆動回路
に用いられるバイポーラトランジスタには、高電力増幅
率、高耐圧等が要求される。
れる性能は高速性のみならず、例えば、電力用のバイポ
ーラトランジスタや、陰極線管（ＣＲＴ）等の駆動回路
に用いられるバイポーラトランジスタには、高電力増幅
率、高耐圧等が要求される。
【０００６】このとき、上述したベース層の高濃度化
は、バイポーラトランジスタの高速化のための重要技術
である一方で、次のような欠点もある。すなわち、 （１）エミッタ注入効率の低下により電流増幅率βが低
下し、エミッタ蓄積時間τe が増大する。 （２）エミッタ−ベース間接合濃度の増大により電界強
度が増大し、エミッタ−ベース間耐圧ＢＶebo が低下す
る。
は、バイポーラトランジスタの高速化のための重要技術
である一方で、次のような欠点もある。すなわち、 （１）エミッタ注入効率の低下により電流増幅率βが低
下し、エミッタ蓄積時間τe が増大する。 （２）エミッタ−ベース間接合濃度の増大により電界強
度が増大し、エミッタ−ベース間耐圧ＢＶebo が低下す
る。
【０００７】したがって、高電流増幅率（高β）や高耐
圧（高ＢＶebo ）が要求される用途では、ベース層の高
濃度化はかえって不適当である。すなわち、この用途の
バイポーラトランジスタは、上述したエピタキシャルベ
ース技術よりも、通常のイオン注入法で形成することが
好ましい。
圧（高ＢＶebo ）が要求される用途では、ベース層の高
濃度化はかえって不適当である。すなわち、この用途の
バイポーラトランジスタは、上述したエピタキシャルベ
ース技術よりも、通常のイオン注入法で形成することが
好ましい。
【０００８】従来は、上述したエピタキシャルベース技
術によるバイポーラトランジスタの形成プロセスと、通
常のイオン注入法によるバイポーラトランジスタの形成
プロセスとを互いに整合させて並行的に行う技術が確立
されていなかったため、それらを同一半導体基体上に形
成することが困難であった。
術によるバイポーラトランジスタの形成プロセスと、通
常のイオン注入法によるバイポーラトランジスタの形成
プロセスとを互いに整合させて並行的に行う技術が確立
されていなかったため、それらを同一半導体基体上に形
成することが困難であった。
【０００９】この結果、従来は、バイポーラトランジス
タに高速性が要求される回路と、バイポーラトランジス
タに高電流増幅率、高耐圧が要求される回路とは、互い
に別のチップとして形成されていた。このため、例え
ば、高速動作が要求される周波数変換回路等と、高電流
増幅率、高耐圧が要求されるＣＲＴ用の駆動回路や外部
記憶装置に対する入出力回路等を備えた通信装置を製造
する場合、それらの回路を搭載したチップを個々に装置
に組み込んだり、それらのチップ間を配線で接続したり
する工程が必要であり、組立製造が煩雑で、コスト高を
来たしている。
タに高速性が要求される回路と、バイポーラトランジス
タに高電流増幅率、高耐圧が要求される回路とは、互い
に別のチップとして形成されていた。このため、例え
ば、高速動作が要求される周波数変換回路等と、高電流
増幅率、高耐圧が要求されるＣＲＴ用の駆動回路や外部
記憶装置に対する入出力回路等を備えた通信装置を製造
する場合、それらの回路を搭載したチップを個々に装置
に組み込んだり、それらのチップ間を配線で接続したり
する工程が必要であり、組立製造が煩雑で、コスト高を
来たしている。
【００１０】この問題を解決する技術として、例えば特
開平１０−３２１７３０号公報に開示された技術が提案
されている。これは、ｎ型エピタキシャル層の表面に設
けたシリコン窒化膜の開口内に、イオン注入を行ない高
電流増幅率、高耐圧のバイポーラトランジスタ用の比較
的低濃度のベース層を形成するとともに、シリコン窒化
膜の開口内に、高速のバイポーラトランジスタ用の比較
的高濃度で、かつ浅接合のベース層を選択エピタキシャ
ル技術を用いて形成するものである。
開平１０−３２１７３０号公報に開示された技術が提案
されている。これは、ｎ型エピタキシャル層の表面に設
けたシリコン窒化膜の開口内に、イオン注入を行ない高
電流増幅率、高耐圧のバイポーラトランジスタ用の比較
的低濃度のベース層を形成するとともに、シリコン窒化
膜の開口内に、高速のバイポーラトランジスタ用の比較
的高濃度で、かつ浅接合のベース層を選択エピタキシャ
ル技術を用いて形成するものである。
【００１１】
【発明が解決しようとする課題】ところが、従来技術に
よるバイポーラトランジスタの製造方法においては、高
集積性と低消費電力化の観点で優れている相補型絶縁ゲ
ートトランジスタいわゆるＣＭＯＳと、バイポーラトラ
ンジスタ回路を組み合わせた、いわゆるＢｉＣＭＯＳト
ランジスタ回路としてシステムオンチップを実現するの
が困難であった。
よるバイポーラトランジスタの製造方法においては、高
集積性と低消費電力化の観点で優れている相補型絶縁ゲ
ートトランジスタいわゆるＣＭＯＳと、バイポーラトラ
ンジスタ回路を組み合わせた、いわゆるＢｉＣＭＯＳト
ランジスタ回路としてシステムオンチップを実現するの
が困難であった。
【００１２】すなわち、ＢｉＣＭＯＳトランジスタ回路
には高性能化はもちろんのこと、いかに製造工程数を減
らしてコストを削減できるかも、実現化や普及を図る上
での重要な鍵となるからである。この観点で、微細化が
進みトランジスタのアスペクト比（縦構造段差／横方向
寸法）が益々大きくなってきているＣＭＯＳトランジス
タ回路に、更にベース層とエミッタ層とが積層された、
縦方向段差の大きいダブルポリシリコン構造のバイポー
ラトランジスタを組み合わせることは、配線工程等が複
雑になり製造コストが増大してしまうという問題があ
る。
には高性能化はもちろんのこと、いかに製造工程数を減
らしてコストを削減できるかも、実現化や普及を図る上
での重要な鍵となるからである。この観点で、微細化が
進みトランジスタのアスペクト比（縦構造段差／横方向
寸法）が益々大きくなってきているＣＭＯＳトランジス
タ回路に、更にベース層とエミッタ層とが積層された、
縦方向段差の大きいダブルポリシリコン構造のバイポー
ラトランジスタを組み合わせることは、配線工程等が複
雑になり製造コストが増大してしまうという問題があ
る。
【００１３】また、従来技術においては、高速のバイポ
ーラトランジスタ用のベース層を選択エピタキシャル技
術を用いて形成しているが、選択エピタキシャル技術は
その複雑な反応メカニズムのため、絶縁膜上の核形成を
完全に抑制し、かつシリコン基板上に結晶性の良いエピ
タキシャル層を制御良く、高歩留りで形成することは困
難である。
ーラトランジスタ用のベース層を選択エピタキシャル技
術を用いて形成しているが、選択エピタキシャル技術は
その複雑な反応メカニズムのため、絶縁膜上の核形成を
完全に抑制し、かつシリコン基板上に結晶性の良いエピ
タキシャル層を制御良く、高歩留りで形成することは困
難である。
【００１４】本発明の第１の目的は、絶縁ゲート電界効
果トランジスタ（以下ＭＯＳトランジスタというが、ゲ
ート絶縁層構造が酸化膜のみに限定されるものではな
い。））と、バイポーラトランジスタ、特にヘテロ接合
型バイポーラトランジスタ（以下ＨＢＴという）とを少
なくとも有する半導体装置の製造方法において、製造工
程数の低減化と、信頼性の向上を図ることである。
果トランジスタ（以下ＭＯＳトランジスタというが、ゲ
ート絶縁層構造が酸化膜のみに限定されるものではな
い。））と、バイポーラトランジスタ、特にヘテロ接合
型バイポーラトランジスタ（以下ＨＢＴという）とを少
なくとも有する半導体装置の製造方法において、製造工
程数の低減化と、信頼性の向上を図ることである。
【００１５】また、本発明の第２の目的は、特にＭＯＳ
トランジスタと、ＨＢＴを有するＢｉＣＭＯＳトランジ
スタとを少なくとも有する半導体装置の製造方法におい
て、製造工程数の低減化と、信頼性の向上を図ることで
ある。
トランジスタと、ＨＢＴを有するＢｉＣＭＯＳトランジ
スタとを少なくとも有する半導体装置の製造方法におい
て、製造工程数の低減化と、信頼性の向上を図ることで
ある。
【００１６】また、本発明の第３の目的は、イオン注入
法による高電流増幅率、高耐圧のバイポーラトランジス
タとエピタキシャルベース技術による高速動作可能なバ
イポーラトランジスタとの集積化に適するＣＭＯＳトラ
ンジスタとを同一半導体基体に簡便かつ低コストで製造
する方法を提供することである。
法による高電流増幅率、高耐圧のバイポーラトランジス
タとエピタキシャルベース技術による高速動作可能なバ
イポーラトランジスタとの集積化に適するＣＭＯＳトラ
ンジスタとを同一半導体基体に簡便かつ低コストで製造
する方法を提供することである。
【００１７】また、本発明の第４の目的は、高速バイポ
ーラトランジスタのベース層を、技術的難易度の高い選
択エピタキシャル技術を用いずに、技術的に容易な全面
的エピタキシャル技術を用いて形成することができるよ
うにすることである。
ーラトランジスタのベース層を、技術的難易度の高い選
択エピタキシャル技術を用いずに、技術的に容易な全面
的エピタキシャル技術を用いて形成することができるよ
うにすることである。
【００１８】
【課題を解決するための手段】すなわち、本発明による
半導体装置の製造方法においては、ＬＤＤ型絶縁ゲート
型電界効果トランジスタのサイドウォール形成用の絶縁
層を第１および第２の２層の絶縁膜によって形成し、下
層の第１の絶縁膜に開口を形成し、この開口部を通じて
単結晶半導体部を有する半導体層を形成することができ
るようにし、その後、第２の絶縁膜を形成した、第１お
よび第２の絶縁膜によってＬＤＤ型の絶縁ゲート型電界
効果トランジスタにおける所要の幅を有するサイドウォ
ールの形成を行う。
半導体装置の製造方法においては、ＬＤＤ型絶縁ゲート
型電界効果トランジスタのサイドウォール形成用の絶縁
層を第１および第２の２層の絶縁膜によって形成し、下
層の第１の絶縁膜に開口を形成し、この開口部を通じて
単結晶半導体部を有する半導体層を形成することができ
るようにし、その後、第２の絶縁膜を形成した、第１お
よび第２の絶縁膜によってＬＤＤ型の絶縁ゲート型電界
効果トランジスタにおける所要の幅を有するサイドウォ
ールの形成を行う。
【００１９】すなわち、本発明は、共通の半導体基体
に、ＬＤＤ型絶縁ゲート型電界効果トランジスタとバイ
ポーラトランジスタとを有する半導体装置の製造方法で
あって、そのＬＤＤ型絶縁ゲート電界効果トランジスタ
のゲート電極と、低濃度ドレイン領域とを形成して後、
全面的に第１の絶縁膜を形成する工程と、バイポーラト
ランジスタの動作領域形成部上の、第１の絶縁膜に、開
口を形成する工程と、この開口を通じて露出した半導体
基体の表面と、第１の絶縁膜上とに差し渡って全面的に
半導体層を成膜する工程と、この半導体層のパターニン
グ工程と、全面的に第２の絶縁膜を形成する工程と、そ
の後、第１および第２の絶縁膜に異方性エッチング処理
を行ってＬＤＤ型絶縁ゲート電界効果トランジスタのゲ
ート電極の側壁にサイドウォールを形成する工程とを有
する。そして、その半導体層の形成工程においては、第
１の絶縁膜の開口を通じて半導体基体表面に直接成膜さ
れた部分においては単結晶半導体層として成膜し、第１
の絶縁膜上に成膜された部分においては多結晶半導体層
として成膜して、単結晶半導体層によって上記バイポー
ラトランジスタのベース動作領域を構成する。また、半
導体層のパターニング工程において、上記多結晶半導体
層によるバイポーラトランジスタのベース引出し電極を
形成するものである。
に、ＬＤＤ型絶縁ゲート型電界効果トランジスタとバイ
ポーラトランジスタとを有する半導体装置の製造方法で
あって、そのＬＤＤ型絶縁ゲート電界効果トランジスタ
のゲート電極と、低濃度ドレイン領域とを形成して後、
全面的に第１の絶縁膜を形成する工程と、バイポーラト
ランジスタの動作領域形成部上の、第１の絶縁膜に、開
口を形成する工程と、この開口を通じて露出した半導体
基体の表面と、第１の絶縁膜上とに差し渡って全面的に
半導体層を成膜する工程と、この半導体層のパターニン
グ工程と、全面的に第２の絶縁膜を形成する工程と、そ
の後、第１および第２の絶縁膜に異方性エッチング処理
を行ってＬＤＤ型絶縁ゲート電界効果トランジスタのゲ
ート電極の側壁にサイドウォールを形成する工程とを有
する。そして、その半導体層の形成工程においては、第
１の絶縁膜の開口を通じて半導体基体表面に直接成膜さ
れた部分においては単結晶半導体層として成膜し、第１
の絶縁膜上に成膜された部分においては多結晶半導体層
として成膜して、単結晶半導体層によって上記バイポー
ラトランジスタのベース動作領域を構成する。また、半
導体層のパターニング工程において、上記多結晶半導体
層によるバイポーラトランジスタのベース引出し電極を
形成するものである。
【００２０】また、本発明は、共通の半導体基体に、Ｌ
ＤＤ型絶縁ゲート型電界効果トランジスタと第１および
第２のバイポーラトランジスタとを有する半導体装置の
製造方法であって、そのＬＤＤ型絶縁ゲート電界効果ト
ランジスタのゲート電極と、低濃度ドレイン領域とを形
成して後、全面的に第１の絶縁膜を形成する工程と、第
１のバイポーラトランジスタの動作領域形成部上の、第
１の絶縁膜に、開口を形成する工程と、この開口を通じ
て露出した半導体基体の表面と、第１の絶縁膜上とに差
し渡って全面的に半導体層を成膜する工程と、この半導
体層のパターニング工程と、第２のバイポーラトランジ
スタのベース領域を形成するイオン注入工程と、全面的
に第２の絶縁膜を形成する工程と、その後、第１および
第２の絶縁膜に異方性エッチング処理を行って絶縁ゲー
ト電界効果トランジスタの上記ゲート電極の側壁にサイ
ドウォールを形成する工程とを有する。そして、半導体
層の形成工程においては、第１の絶縁膜の開口を通じて
半導体基体表面に直接成膜された部分においては単結晶
半導体層として成膜し、第１の絶縁膜上に成膜された部
分においては多結晶半導体層として成膜して、単結晶半
導体層によって第１のバイポーラトランジスタのベース
動作領域を構成する。また、半導体層のパターニング工
程において、多結晶半導体層による第１のバイポーラト
ランジスタのベース引出し電極を形成するものである。
ＤＤ型絶縁ゲート型電界効果トランジスタと第１および
第２のバイポーラトランジスタとを有する半導体装置の
製造方法であって、そのＬＤＤ型絶縁ゲート電界効果ト
ランジスタのゲート電極と、低濃度ドレイン領域とを形
成して後、全面的に第１の絶縁膜を形成する工程と、第
１のバイポーラトランジスタの動作領域形成部上の、第
１の絶縁膜に、開口を形成する工程と、この開口を通じ
て露出した半導体基体の表面と、第１の絶縁膜上とに差
し渡って全面的に半導体層を成膜する工程と、この半導
体層のパターニング工程と、第２のバイポーラトランジ
スタのベース領域を形成するイオン注入工程と、全面的
に第２の絶縁膜を形成する工程と、その後、第１および
第２の絶縁膜に異方性エッチング処理を行って絶縁ゲー
ト電界効果トランジスタの上記ゲート電極の側壁にサイ
ドウォールを形成する工程とを有する。そして、半導体
層の形成工程においては、第１の絶縁膜の開口を通じて
半導体基体表面に直接成膜された部分においては単結晶
半導体層として成膜し、第１の絶縁膜上に成膜された部
分においては多結晶半導体層として成膜して、単結晶半
導体層によって第１のバイポーラトランジスタのベース
動作領域を構成する。また、半導体層のパターニング工
程において、多結晶半導体層による第１のバイポーラト
ランジスタのベース引出し電極を形成するものである。
【００２１】上述したように、本発明製造方法において
は、第１および第２の絶縁層の２層構成としたことによ
り、下層の第１の絶縁膜をマスクとして、従来における
選択的エピタキシャル成長によらない全面的エピタキシ
ャル成長技術によって目的とするＨＢＴ型のバイポーラ
トランジスタを形成することができるようにするもので
ある。
は、第１および第２の絶縁層の２層構成としたことによ
り、下層の第１の絶縁膜をマスクとして、従来における
選択的エピタキシャル成長によらない全面的エピタキシ
ャル成長技術によって目的とするＨＢＴ型のバイポーラ
トランジスタを形成することができるようにするもので
ある。
【００２２】
【発明の実施の形態】本発明の１の実施形態の一例を図
１〜図１０を参照して説明する。しかしながら、本発明
は、この例に限られるものではない。この実施形態にお
いては、共通の半導体基体１に、半導体素子として、そ
れぞれｎｐｎ型のＳｉＧｅによるＨＢＴ構成による高速
用の第１のバイポーラトランジスタと、通常の構成によ
る高耐圧用の第２のバイポーラトランジスタと、ｎチャ
ネル型の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦ
ＥＴ）およびｐチャネル型のＭＯＳＦＥＴによるＣＭＯ
Ｓとが形成されたＢｉＣＭＯＳ構成を有する半導体装置
を製造する場合である。
１〜図１０を参照して説明する。しかしながら、本発明
は、この例に限られるものではない。この実施形態にお
いては、共通の半導体基体１に、半導体素子として、そ
れぞれｎｐｎ型のＳｉＧｅによるＨＢＴ構成による高速
用の第１のバイポーラトランジスタと、通常の構成によ
る高耐圧用の第２のバイポーラトランジスタと、ｎチャ
ネル型の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦ
ＥＴ）およびｐチャネル型のＭＯＳＦＥＴによるＣＭＯ
Ｓとが形成されたＢｉＣＭＯＳ構成を有する半導体装置
を製造する場合である。
【００２３】図１〜図１０は、各一製造工程における概
略断面図を示し、各Ａ図の図において右端と、各Ｂ図の
図において左端とは連続して共通の半導体基板１を構成
するものである。
略断面図を示し、各Ａ図の図において右端と、各Ｂ図の
図において左端とは連続して共通の半導体基板１を構成
するものである。
【００２４】図１に示すように、例えば第１導電型（こ
の例ではｐ型とする）の基板面方向が（１００）結晶面
によるＳｉ半導体サブストレイト２上に、第２導電型
（この例ではｎ型とする）の例えば抵抗率１〜５Ωｃｍ
で、厚さ０．７〜２．０μｍのＳｉ半導体層３がエピタ
キシャル成長されて成る半導体基体１が用意される。
の例ではｐ型とする）の基板面方向が（１００）結晶面
によるＳｉ半導体サブストレイト２上に、第２導電型
（この例ではｎ型とする）の例えば抵抗率１〜５Ωｃｍ
で、厚さ０．７〜２．０μｍのＳｉ半導体層３がエピタ
キシャル成長されて成る半導体基体１が用意される。
【００２５】この半導体基体１の、高速用ＨＢＴすなわ
ち第１のバイポーラトランジスタの形成部と、通常のバ
イポーラトランジスタによる高耐圧用トランジスタの形
成部すなわち第２のバイポーラトランジスタの形成部と
に、それぞれ高不純物濃度の第１および第２のｎ型のコ
レクタ埋込み領域４および５が形成される。
ち第１のバイポーラトランジスタの形成部と、通常のバ
イポーラトランジスタによる高耐圧用トランジスタの形
成部すなわち第２のバイポーラトランジスタの形成部と
に、それぞれ高不純物濃度の第１および第２のｎ型のコ
レクタ埋込み領域４および５が形成される。
【００２６】これら第１および第２のコレクタ埋込み領
域４および５は、例えば半導体サブストレイト２上に半
導体層３をエピタキシャル成長する前に、半導体サブス
トレイト２の１主面に、例えばＳｂ2 Ｏ3 を用いて１２
００℃で、Ｓｂを気相拡散することによって形成する。
域４および５は、例えば半導体サブストレイト２上に半
導体層３をエピタキシャル成長する前に、半導体サブス
トレイト２の１主面に、例えばＳｂ2 Ｏ3 を用いて１２
００℃で、Ｓｂを気相拡散することによって形成する。
【００２７】このように形成した半導体基体１の表面、
すなわち半導体層３の表面に、局部的熱酸化いわゆるLO
COS （Local Oxidation of Silicon）を行って相互に電
気的分離を必要とする部分に、分離絶縁層６を形成す
る。このLOCOS は、図示しないが、先ず例えば半導体層
３の表面を熱酸化して厚さ５０ｎｍのＳｉＯ2 によるパ
ッド層を形成し、この上にＣＶＤ（化学的気相成長）法
によって例えば厚さ１００ｎｍにＳｉ3 Ｎ4 層を形成す
ることによって、耐酸化マスク層を形成し、これに対し
てフォトリソグラフィによるパターンエッチングを行っ
て、上述した素子分離絶縁層を形成する部分に開口を形
成する。その後、１０００℃〜１０５０℃のスチーム酸
化を行って、例えば厚さ３００〜８００ｎｍの分離絶縁
層６を形成する。
すなわち半導体層３の表面に、局部的熱酸化いわゆるLO
COS （Local Oxidation of Silicon）を行って相互に電
気的分離を必要とする部分に、分離絶縁層６を形成す
る。このLOCOS は、図示しないが、先ず例えば半導体層
３の表面を熱酸化して厚さ５０ｎｍのＳｉＯ2 によるパ
ッド層を形成し、この上にＣＶＤ（化学的気相成長）法
によって例えば厚さ１００ｎｍにＳｉ3 Ｎ4 層を形成す
ることによって、耐酸化マスク層を形成し、これに対し
てフォトリソグラフィによるパターンエッチングを行っ
て、上述した素子分離絶縁層を形成する部分に開口を形
成する。その後、１０００℃〜１０５０℃のスチーム酸
化を行って、例えば厚さ３００〜８００ｎｍの分離絶縁
層６を形成する。
【００２８】次に、耐酸化マスク層を除去した後、１０
０〜７２０ｋｅＶ、１×１０12〜５×１０13／ｃｍ2 の
ドーズ量をもってボロンＢのイオン注入を複数回繰り返
し行って、ｐ型の素子分離領域７を、互いに電気的に分
離すべき部分間に形成すると同時に、ｎチャネル型ＭＯ
ＳＦＥＴの形成部にｐ型の第１のウエル領域８を形成す
る。
０〜７２０ｋｅＶ、１×１０12〜５×１０13／ｃｍ2 の
ドーズ量をもってボロンＢのイオン注入を複数回繰り返
し行って、ｐ型の素子分離領域７を、互いに電気的に分
離すべき部分間に形成すると同時に、ｎチャネル型ＭＯ
ＳＦＥＴの形成部にｐ型の第１のウエル領域８を形成す
る。
【００２９】また、例えば１５０〜７２０ｋｅＶで、１
×１０12〜５×１０13／ｃｍ2 のドーズ量で、りんＰの
イオン注入を複数回繰り返し行うことによって、ｐチャ
ネル型ＭＯＳＦＥＴ（ｐＭＯＳ）の形成部にｎ型の第２
のウエル領域９を形成すると同時に、第１および第２の
バイポーラトランジスタの形成部の各第１および第２の
コレクタ埋込み領域４および５上にコレクタ電極取出し
領域１０および１１を形成する。
×１０12〜５×１０13／ｃｍ2 のドーズ量で、りんＰの
イオン注入を複数回繰り返し行うことによって、ｐチャ
ネル型ＭＯＳＦＥＴ（ｐＭＯＳ）の形成部にｎ型の第２
のウエル領域９を形成すると同時に、第１および第２の
バイポーラトランジスタの形成部の各第１および第２の
コレクタ埋込み領域４および５上にコレクタ電極取出し
領域１０および１１を形成する。
【００３０】そして、ｎチャネル型ＭＯＳＦＥＴ（ｎＭ
ＯＳ）の形成部とｐチャネル型ＭＯＳＦＥＴ（ｐＭＯ
Ｓ）の形成部とに、それぞれゲート絶縁膜１２とゲート
電極１３とを形成する。これらゲート絶縁膜１２および
ゲート電極１３の形成は、例えば８００〜９００℃で熱
酸化処理を行って、半導体基体１の表面すなわち半導体
層３の表面の、厚い分離絶縁層６が形成されていない部
分に、例えば厚さ７〜１０ｎｍの厚さの酸化膜を形成
し、この上に例えばｎ型不純物が高濃度にドープされた
多結晶Ｓｉと高融点金属例えばタングステンＷのシリサ
イドＷＳｉ層とを順次全面的に積層形成する。その後、
レジストパターンをマスクとして用いたドライエッチン
グによって、それぞれのＭＯＳＦＥＴ（ｎＭＯＳおよび
ｐＭＯＳ）の形成部に所要のパターンのエッチングを行
うことによって、ゲート絶縁膜１２およびゲート電極１
３を形成する。
ＯＳ）の形成部とｐチャネル型ＭＯＳＦＥＴ（ｐＭＯ
Ｓ）の形成部とに、それぞれゲート絶縁膜１２とゲート
電極１３とを形成する。これらゲート絶縁膜１２および
ゲート電極１３の形成は、例えば８００〜９００℃で熱
酸化処理を行って、半導体基体１の表面すなわち半導体
層３の表面の、厚い分離絶縁層６が形成されていない部
分に、例えば厚さ７〜１０ｎｍの厚さの酸化膜を形成
し、この上に例えばｎ型不純物が高濃度にドープされた
多結晶Ｓｉと高融点金属例えばタングステンＷのシリサ
イドＷＳｉ層とを順次全面的に積層形成する。その後、
レジストパターンをマスクとして用いたドライエッチン
グによって、それぞれのＭＯＳＦＥＴ（ｎＭＯＳおよび
ｐＭＯＳ）の形成部に所要のパターンのエッチングを行
うことによって、ゲート絶縁膜１２およびゲート電極１
３を形成する。
【００３１】その後、例えば第１のバイポーラトランジ
スタの形成部と、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯ
Ｓ）の形成部と、第２のバイポーラトランジスタの第２
のコレクタ電極取出し領域１１とを覆ってイオン注入マ
スクとなる例えばフォトレジスト層（図示せず）を形成
し、このフォトレジスト層とゲート電極１３とをイオン
注入マスクとして、第２のバイポーラの形成部にｐ型の
リンクベース領域１４を形成すると同時にｐチャネル型
ＭＯＳＦＥＴ（ｐＭＯＳ）の形成部に、ゲート電極１３
の形成部を挟んでその両側に、ｐ型の低濃度ソースない
しはドレイン領域（以下ソースないしはドレイン領域を
ソース／ドレイン領域という）１５を形成する。これら
ソース／ドレイン領域１４および１５は、例えばＢＦ2
を１×１０12〜５×１０13ｃｍ-2のドーズ量でイオン注
入することによって形成する。
スタの形成部と、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯ
Ｓ）の形成部と、第２のバイポーラトランジスタの第２
のコレクタ電極取出し領域１１とを覆ってイオン注入マ
スクとなる例えばフォトレジスト層（図示せず）を形成
し、このフォトレジスト層とゲート電極１３とをイオン
注入マスクとして、第２のバイポーラの形成部にｐ型の
リンクベース領域１４を形成すると同時にｐチャネル型
ＭＯＳＦＥＴ（ｐＭＯＳ）の形成部に、ゲート電極１３
の形成部を挟んでその両側に、ｐ型の低濃度ソースない
しはドレイン領域（以下ソースないしはドレイン領域を
ソース／ドレイン領域という）１５を形成する。これら
ソース／ドレイン領域１４および１５は、例えばＢＦ2
を１×１０12〜５×１０13ｃｍ-2のドーズ量でイオン注
入することによって形成する。
【００３２】そして、イオン注入マスクとして用いたフ
ォトレジスト層を除去し、この除去部を外部に露呈し、
他部を覆ってイオン注入マスクとなる例えばフォトレジ
スト層（図示せず）を形成し、このフォトレジスト層と
ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）のゲート電極１
３とをイオン注入マスクとして、このゲート電極１３の
形成部を挟んでその両側に、ｎ型の低濃度ソース／ドレ
イン領域１６を形成する。
ォトレジスト層を除去し、この除去部を外部に露呈し、
他部を覆ってイオン注入マスクとなる例えばフォトレジ
スト層（図示せず）を形成し、このフォトレジスト層と
ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）のゲート電極１
３とをイオン注入マスクとして、このゲート電極１３の
形成部を挟んでその両側に、ｎ型の低濃度ソース／ドレ
イン領域１６を形成する。
【００３３】尚、言うまでもなく、ソース／ドレイン領
域１５と１６との形成順序は、逆にソース／ドレイン領
域１６を先に形成し、ソース／ドレイン領域１５をその
後に形成することもできる。
域１５と１６との形成順序は、逆にソース／ドレイン領
域１６を先に形成し、ソース／ドレイン領域１５をその
後に形成することもできる。
【００３４】次に、イオン注入のマスクとして用いたフ
ォトレジスト層を除去し、図２に示すように、全面的に
例えばＣＶＤ法によって厚さ５０〜１００ｎｍのＳｉＯ
2 膜による第１の絶縁膜２１を形成して後、第１のバイ
ポーラトランジスタの形成部のコレクタ電極取出し領域
１０の形成部以外の所定部に開口２１Ｗを穿設する。こ
の開口２１Ｗの穿設は、例えばフォトレジスト層をエッ
チングマスクとして、フォトリソグラフィによって開口
２１Ｗの形成部に開口を形成し、低ダメージエッチン
グ、例えばいわゆるドライエッチングとウエットエッチ
ングとを行うエッチングによって形成する。
ォトレジスト層を除去し、図２に示すように、全面的に
例えばＣＶＤ法によって厚さ５０〜１００ｎｍのＳｉＯ
2 膜による第１の絶縁膜２１を形成して後、第１のバイ
ポーラトランジスタの形成部のコレクタ電極取出し領域
１０の形成部以外の所定部に開口２１Ｗを穿設する。こ
の開口２１Ｗの穿設は、例えばフォトレジスト層をエッ
チングマスクとして、フォトリソグラフィによって開口
２１Ｗの形成部に開口を形成し、低ダメージエッチン
グ、例えばいわゆるドライエッチングとウエットエッチ
ングとを行うエッチングによって形成する。
【００３５】図３に示すように、第１のバイポーラトラ
ンジスタの形成部に、開口２１Ｗ内ら、その周囲の分離
絶縁層６上に跨がって所要のパターンを有する半導体層
３０を形成する。この半導体層３０の形成は、例えば先
ずフッ酸による洗浄を行って、半導体基体１の露出部に
水素パッシベーションを形成する。その後、超高真空Ｃ
ＶＤ法、分子線エピタキシーおよび減圧ＣＶＤ法のうち
のいずれかの方法によって、全面的に半導体層３０を成
膜する。
ンジスタの形成部に、開口２１Ｗ内ら、その周囲の分離
絶縁層６上に跨がって所要のパターンを有する半導体層
３０を形成する。この半導体層３０の形成は、例えば先
ずフッ酸による洗浄を行って、半導体基体１の露出部に
水素パッシベーションを形成する。その後、超高真空Ｃ
ＶＤ法、分子線エピタキシーおよび減圧ＣＶＤ法のうち
のいずれかの方法によって、全面的に半導体層３０を成
膜する。
【００３６】この半導体層３０は、全面的に、先ず、Ｈ
ＢＴベース層を構成するｐ型の高不純物高濃度のＳｉＧ
ｅ膜による第１の半導体層３１をエピタキシャル成長
し、続いて、エミッタ層を構成するｎ型の低不純物濃度
のＳｉ膜による第２の半導体層３２をエピタキシャル成
長して、第１および第２の半導体層３１および３２の積
層構造とする。この場合、半導体層３０の成膜は、開口
２１Ｗを通じて半導体層３０上に直接的に成膜された部
分Ａにおいては、単結晶層として成膜され、第１の絶縁
層２１上に成膜された部分Ｂにおいては、多結晶層とし
て成膜するように、その成膜条件を選定する。
ＢＴベース層を構成するｐ型の高不純物高濃度のＳｉＧ
ｅ膜による第１の半導体層３１をエピタキシャル成長
し、続いて、エミッタ層を構成するｎ型の低不純物濃度
のＳｉ膜による第２の半導体層３２をエピタキシャル成
長して、第１および第２の半導体層３１および３２の積
層構造とする。この場合、半導体層３０の成膜は、開口
２１Ｗを通じて半導体層３０上に直接的に成膜された部
分Ａにおいては、単結晶層として成膜され、第１の絶縁
層２１上に成膜された部分Ｂにおいては、多結晶層とし
て成膜するように、その成膜条件を選定する。
【００３７】因みに、この半導体層３０のエピタキシー
技術は、冒頭に述べた選択エピタキシーと比較すると、
反応系も単純で、制御性も良く、生産性に優る技術であ
る。例えばこの半導体層３０を、減圧ＣＶＤ法によって
成膜する場合には、必要に応じて９００℃、５分間の水
素プリベーキングを行った後、例えば厚さ２０〜８０ｎ
ｍに、ボロンＢの濃度を５×１０18〜５×１０19／ｃｍ
3 の濃度で、Ｇｅ濃度を５〜２０原子％で成膜すること
によって第１の半導体層３１を形成する。このときの成
膜条件は、例えば反応ガスとしてＳｉＨ4 とＧｅＨ4 と
Ｂ2 Ｈ6 とを用い、圧力を８ｋＰａ、成膜温度を７００
℃とする。
技術は、冒頭に述べた選択エピタキシーと比較すると、
反応系も単純で、制御性も良く、生産性に優る技術であ
る。例えばこの半導体層３０を、減圧ＣＶＤ法によって
成膜する場合には、必要に応じて９００℃、５分間の水
素プリベーキングを行った後、例えば厚さ２０〜８０ｎ
ｍに、ボロンＢの濃度を５×１０18〜５×１０19／ｃｍ
3 の濃度で、Ｇｅ濃度を５〜２０原子％で成膜すること
によって第１の半導体層３１を形成する。このときの成
膜条件は、例えば反応ガスとしてＳｉＨ4 とＧｅＨ4 と
Ｂ2 Ｈ6 とを用い、圧力を８ｋＰａ、成膜温度を７００
℃とする。
【００３８】そして、この第１の半導体層３１上に、ｎ
型の第２の半導体層３２を、例えば厚さ５０〜１００ｎ
ｍに、りんＰの濃度を１×１０17〜５×18／ｃｍ3 １８
／ｃｍ 3で成膜する。成膜条件は、例えば反応ガスとし
てＳｉＨ4 とＰＨ3 とを用い、圧力を８ｋＰａ、成膜温
度を７５０℃とする。
型の第２の半導体層３２を、例えば厚さ５０〜１００ｎ
ｍに、りんＰの濃度を１×１０17〜５×18／ｃｍ3 １８
／ｃｍ 3で成膜する。成膜条件は、例えば反応ガスとし
てＳｉＨ4 とＰＨ3 とを用い、圧力を８ｋＰａ、成膜温
度を７５０℃とする。
【００３９】このようにして形成された第１および第２
の半導体層３１および３２は、共にに開口２１Ｗを通じ
て、単結晶シリコンの半導体層３上に成膜された部分Ａ
においては単結晶シリコンとして成膜され、絶縁膜２１
上に成膜された部分Ｂにおいては多結晶シリコンとして
成膜される。
の半導体層３１および３２は、共にに開口２１Ｗを通じ
て、単結晶シリコンの半導体層３上に成膜された部分Ａ
においては単結晶シリコンとして成膜され、絶縁膜２１
上に成膜された部分Ｂにおいては多結晶シリコンとして
成膜される。
【００４０】そして、この半導体層３０に対してフォト
リソグラフィによるパターンエッチングを行って所要の
パターンに残し他部を除去する。このパターンエッチン
グは、第１のバイポーラトランジスタの形成部におい
て、開口２１Ｗ上の単結晶部分Ａによる動作領域３０ａ
と、これより分離絶縁層６上に跨がる多結晶部分Ｂの最
終的にベース引出し電極４０を構成するベース引出し領
域３０ｂとを残して他部を例えばＲＩＥ（反応性イオン
エッチング）する。
リソグラフィによるパターンエッチングを行って所要の
パターンに残し他部を除去する。このパターンエッチン
グは、第１のバイポーラトランジスタの形成部におい
て、開口２１Ｗ上の単結晶部分Ａによる動作領域３０ａ
と、これより分離絶縁層６上に跨がる多結晶部分Ｂの最
終的にベース引出し電極４０を構成するベース引出し領
域３０ｂとを残して他部を例えばＲＩＥ（反応性イオン
エッチング）する。
【００４１】次に、図４に示すように、全面的にＣＶＤ
法によって例えば厚さ１５０〜２５０ｎｍのＳｉＯ2 膜
による第２の絶縁膜２２を形成する。
法によって例えば厚さ１５０〜２５０ｎｍのＳｉＯ2 膜
による第２の絶縁膜２２を形成する。
【００４２】図５に示すように、第２の絶縁膜２２、ま
たその下に第１の絶縁膜２１が存在する部分においては
第１および第２の絶縁膜２１および２２に対して、フォ
トリソグラフィを用いた例えばＲＩＥによるパターンエ
ッチングを行って、第２の半導体層３２上の、第１のバ
イポーラトランジスタの動作領域３０ａのエミッタ形成
部上と、第２のバイポーラトランジスタのリンクベース
領域１４の一部上とにそれぞれ開口２２Ｗ1 および２２
Ｗ2 を穿設する。
たその下に第１の絶縁膜２１が存在する部分においては
第１および第２の絶縁膜２１および２２に対して、フォ
トリソグラフィを用いた例えばＲＩＥによるパターンエ
ッチングを行って、第２の半導体層３２上の、第１のバ
イポーラトランジスタの動作領域３０ａのエミッタ形成
部上と、第２のバイポーラトランジスタのリンクベース
領域１４の一部上とにそれぞれ開口２２Ｗ1 および２２
Ｗ2 を穿設する。
【００４３】図６に示すように、開口２２Ｗ1 を、例え
ばフォトレジスト層によるイオン注入のマスク層２３に
よって覆った後、２０〜５０ｋｅＶで、５×１０13〜１
×１０14のドーズ量でＢＦ2 をイオン注入し、第２のバ
イポーラトランジスタの真性ベース領域２４を形成す
る。
ばフォトレジスト層によるイオン注入のマスク層２３に
よって覆った後、２０〜５０ｋｅＶで、５×１０13〜１
×１０14のドーズ量でＢＦ2 をイオン注入し、第２のバ
イポーラトランジスタの真性ベース領域２４を形成す
る。
【００４４】図７に示すように、第１および第２バイポ
ーラトランジスタの形成部に、エミッタ領域２５および
２６と、そのエミッタ引出し電極２７および２８を形成
する。このために、先ず図６におけるマスク層２３を除
去し、全面的にＣＶＤ法により厚さ１５０ｎｍの多結晶
Ｓｉ層を形成し、次に、ｎ型の不純物の例えばＡｓを３
０〜７０ｋｅＶで、１×１０15〜１×１０16／ｃｍ2 の
ドーズ量でイオン注入成した後、１０００〜１１００
℃、５〜３０秒間のアニールを行う。このようにして、
多結晶Ｓｉ中のＡｓを第２の半導体層３２と、真性ベー
ス領域２４上とに、それぞれ開口２２Ｗ1 および２２Ｗ
2 を通じて拡散してそれぞれエミッタ領域２５および２
６を形成する。その後、多結晶Ｓｉ層に対するフォトリ
ソグラフィによるパターンエッチング例えばＲＩＥによ
るドライエッチングを行って、各エミッタ領域２５およ
び２６上にそれぞれコンタクトされたそれぞれ所要のパ
ターンを有するエミッタ引出し電極２７および２８を形
成する。
ーラトランジスタの形成部に、エミッタ領域２５および
２６と、そのエミッタ引出し電極２７および２８を形成
する。このために、先ず図６におけるマスク層２３を除
去し、全面的にＣＶＤ法により厚さ１５０ｎｍの多結晶
Ｓｉ層を形成し、次に、ｎ型の不純物の例えばＡｓを３
０〜７０ｋｅＶで、１×１０15〜１×１０16／ｃｍ2 の
ドーズ量でイオン注入成した後、１０００〜１１００
℃、５〜３０秒間のアニールを行う。このようにして、
多結晶Ｓｉ中のＡｓを第２の半導体層３２と、真性ベー
ス領域２４上とに、それぞれ開口２２Ｗ1 および２２Ｗ
2 を通じて拡散してそれぞれエミッタ領域２５および２
６を形成する。その後、多結晶Ｓｉ層に対するフォトリ
ソグラフィによるパターンエッチング例えばＲＩＥによ
るドライエッチングを行って、各エミッタ領域２５およ
び２６上にそれぞれコンタクトされたそれぞれ所要のパ
ターンを有するエミッタ引出し電極２７および２８を形
成する。
【００４５】図８に示すように、第２の絶縁膜２２の表
面から、各エミッタ引出し電極２７および２８をマスク
として、第２の絶縁膜２２および第１の絶縁膜２１に対
して異方性エッチング例えばＲＩＥを行って、各ゲート
電極１３の側面に形成された実質的厚さが大とされた部
分を残し、これによるサイドウォール２９を形成する。
面から、各エミッタ引出し電極２７および２８をマスク
として、第２の絶縁膜２２および第１の絶縁膜２１に対
して異方性エッチング例えばＲＩＥを行って、各ゲート
電極１３の側面に形成された実質的厚さが大とされた部
分を残し、これによるサイドウォール２９を形成する。
【００４６】次に、図９に示すように、高濃度ソース／
ドレイン領域３５，３６、ベース引出し電極４０、グラ
フトベース領域４１等を形成する。このために、先ず、
例えばｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）の形成部
と、第１および第２のバイポーラトランジスタのコレク
タ電極取出し領域１０および１１以外を例えばフォトレ
ジスト層によるイオン注入マスク層（図示せず）によっ
て覆い、２５〜４０ｋｅＶで、２×１０15〜７×１０15
／ｃｍ2 のＡｓをイオン注入してｎチャネル型ＭＯＳＦ
ＥＴの形成部においては、そのゲート電極１３とそのサ
イドウォール２９とをマスクとしてｎ型の高濃度ソース
／ドレイン領域３６を形成すると同時に、第１および第
２のバイポーラトランジスタのコレクタ電極取出し領域
１０および１１に対し更にｎ型不純物の導入を行う。
ドレイン領域３５，３６、ベース引出し電極４０、グラ
フトベース領域４１等を形成する。このために、先ず、
例えばｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）の形成部
と、第１および第２のバイポーラトランジスタのコレク
タ電極取出し領域１０および１１以外を例えばフォトレ
ジスト層によるイオン注入マスク層（図示せず）によっ
て覆い、２５〜４０ｋｅＶで、２×１０15〜７×１０15
／ｃｍ2 のＡｓをイオン注入してｎチャネル型ＭＯＳＦ
ＥＴの形成部においては、そのゲート電極１３とそのサ
イドウォール２９とをマスクとしてｎ型の高濃度ソース
／ドレイン領域３６を形成すると同時に、第１および第
２のバイポーラトランジスタのコレクタ電極取出し領域
１０および１１に対し更にｎ型不純物の導入を行う。
【００４７】このソース／ドレイン領域３６のイオン注
入の後、または前に、ｎチャネル型ＭＯＳＦＥＴの形成
部と、第１および第２のバイポーラトランジスタのコレ
クタ電極取出し領域１０および１１上を、例えばフォト
レジスト層によるイオン注入マスク層（図示せず）によ
って覆い、２５〜４０ｋｅＶで、１×１０15〜５×１０
15／ｃｍ2 のドーズ量でＢＦ2 をイオン注入して、ｐチ
ャネル型ＭＯＳＦＥＴの形成部にゲート電極１３とその
サイドウォール２９とをマスクとしてｐ型の高濃度ソー
ス／ドレイン領域３５を形成すると共に、第１のバイポ
ーラトランジスタの形成部の半導体層３に、エミッタ引
出し電極２７をマスクとして、半導体層３０の多結晶部
分によるベース引出し領域３０ｂにベース引出し電極４
０を形成する。更にこれと同時に第２のバイポーラトラ
ンジスタの形成部に、エミッタ引出し電極２８をマスク
としてグラフトベース領域４１を形成する。
入の後、または前に、ｎチャネル型ＭＯＳＦＥＴの形成
部と、第１および第２のバイポーラトランジスタのコレ
クタ電極取出し領域１０および１１上を、例えばフォト
レジスト層によるイオン注入マスク層（図示せず）によ
って覆い、２５〜４０ｋｅＶで、１×１０15〜５×１０
15／ｃｍ2 のドーズ量でＢＦ2 をイオン注入して、ｐチ
ャネル型ＭＯＳＦＥＴの形成部にゲート電極１３とその
サイドウォール２９とをマスクとしてｐ型の高濃度ソー
ス／ドレイン領域３５を形成すると共に、第１のバイポ
ーラトランジスタの形成部の半導体層３に、エミッタ引
出し電極２７をマスクとして、半導体層３０の多結晶部
分によるベース引出し領域３０ｂにベース引出し電極４
０を形成する。更にこれと同時に第２のバイポーラトラ
ンジスタの形成部に、エミッタ引出し電極２８をマスク
としてグラフトベース領域４１を形成する。
【００４８】このようにして、コレクタ埋込み領域４上
に半導体層３のＳｉによるコレクタ領域４３を有し、こ
の上に動作領域３０ａにおいて、ＳｉＧｅによるベース
領域３１ａが形成され、更にこの上にＳｉによるエミッ
タ領域２５が形成され、ベース領域３１ａからベース引
出し電極４０が形成されエミッタ領域２５からエミッタ
引出し電極２７が形成され、コレクタ電極取出し領域１
０が形成されたＨＢＴ型の第１のバイポーラトランジス
タＴＲ1 が形成される。
に半導体層３のＳｉによるコレクタ領域４３を有し、こ
の上に動作領域３０ａにおいて、ＳｉＧｅによるベース
領域３１ａが形成され、更にこの上にＳｉによるエミッ
タ領域２５が形成され、ベース領域３１ａからベース引
出し電極４０が形成されエミッタ領域２５からエミッタ
引出し電極２７が形成され、コレクタ電極取出し領域１
０が形成されたＨＢＴ型の第１のバイポーラトランジス
タＴＲ1 が形成される。
【００４９】また、コレクタ埋込み領域５上に半導体層
３のＳｉによるコレクタ領域４４を有し、この上に真性
ベース領域２４が形成され、更にこの上にエミッタ領域
２６が形成され、真性ベース領域２４からリンクベース
領域１４によって連結されたグラフトベース領域４１が
形成され、エミッタ領域２６からエミッタ引出し電極２
８が形成され、コレクタ電極取出し領域１１が形成され
た通常の縦型構成による第２のバイポーラトランジスタ
ＴＲ2 が形成される。
３のＳｉによるコレクタ領域４４を有し、この上に真性
ベース領域２４が形成され、更にこの上にエミッタ領域
２６が形成され、真性ベース領域２４からリンクベース
領域１４によって連結されたグラフトベース領域４１が
形成され、エミッタ領域２６からエミッタ引出し電極２
８が形成され、コレクタ電極取出し領域１１が形成され
た通常の縦型構成による第２のバイポーラトランジスタ
ＴＲ2 が形成される。
【００５０】また、ゲート絶縁膜１２上にゲート電極１
３が形成されたゲート部を有し、これを挟んでその両側
に、低濃度ソース／ドレイン領域１５を介して高濃度ソ
ース／ドレイン領域３５が形成されたＬＤＤ型のｐチャ
ネル型ＭＯＳＦＥＴ（ｐＭＯＳ）が形成され、同様にゲ
ート絶縁膜１２上にゲート電極１３が形成されたゲート
部を有し、これを挟んでその両側に、低濃度ソース／ド
レイン領域１６を介して高濃度ソース／ドレイン領域３
６が形成されたＬＤＤ型のｎチャネル型ＭＯＳＦＥＴ
（ｎＭＯＳ）が形成される。
３が形成されたゲート部を有し、これを挟んでその両側
に、低濃度ソース／ドレイン領域１５を介して高濃度ソ
ース／ドレイン領域３５が形成されたＬＤＤ型のｐチャ
ネル型ＭＯＳＦＥＴ（ｐＭＯＳ）が形成され、同様にゲ
ート絶縁膜１２上にゲート電極１３が形成されたゲート
部を有し、これを挟んでその両側に、低濃度ソース／ド
レイン領域１６を介して高濃度ソース／ドレイン領域３
６が形成されたＬＤＤ型のｎチャネル型ＭＯＳＦＥＴ
（ｎＭＯＳ）が形成される。
【００５１】図１０に示すように、例えば全面的にＣＶ
Ｄ法でＢＰＳＧ（ボロンりんシリケートガラス）等のリ
フロー膜４２を形成し、第１のバイポーラトランジスタ
ＴＲ 1 のエミッタ引出し電極２７およびベース引出し電
極４０上と、コレクタ電極取出し領域１０上と、第２の
バイポーラトランジスタＴＲ2 のエミッタ引出し電極２
８上と、グラフトベース領域４１上と、コレクタ電極取
出し領域１１上と、更に各ｐチャネル型ＭＯＳＦＥＴ
（ｐＭＯＳ）およびｎチャネル型ＭＯＳＦＥＴ（ｐＭＯ
Ｓ）の各ゲート電極１３上と、高濃度ソース／ドレイン
領域３５および３６上とにそれぞれ金属電極例えばＡｌ
電極のコンタクト窓４２Ｗを開口する。そして、その後
に、８５０〜９００℃で１０〜３０分間の熱処理を加え
て、リフロー膜４２をリフローして各コンタクト窓４２
Ｗの縁部や、段差部の肩部をなだらかにする。
Ｄ法でＢＰＳＧ（ボロンりんシリケートガラス）等のリ
フロー膜４２を形成し、第１のバイポーラトランジスタ
ＴＲ 1 のエミッタ引出し電極２７およびベース引出し電
極４０上と、コレクタ電極取出し領域１０上と、第２の
バイポーラトランジスタＴＲ2 のエミッタ引出し電極２
８上と、グラフトベース領域４１上と、コレクタ電極取
出し領域１１上と、更に各ｐチャネル型ＭＯＳＦＥＴ
（ｐＭＯＳ）およびｎチャネル型ＭＯＳＦＥＴ（ｐＭＯ
Ｓ）の各ゲート電極１３上と、高濃度ソース／ドレイン
領域３５および３６上とにそれぞれ金属電極例えばＡｌ
電極のコンタクト窓４２Ｗを開口する。そして、その後
に、８５０〜９００℃で１０〜３０分間の熱処理を加え
て、リフロー膜４２をリフローして各コンタクト窓４２
Ｗの縁部や、段差部の肩部をなだらかにする。
【００５２】その後は、図示しないが、通常の方法で各
コンタクト窓４２Ｗを通じて、各部に金属電極をコンタ
クトし、層間絶縁層を形成して多層配線層の形成、保護
絶縁層等の形成がなされて半導体装置が形成される。
コンタクト窓４２Ｗを通じて、各部に金属電極をコンタ
クトし、層間絶縁層を形成して多層配線層の形成、保護
絶縁層等の形成がなされて半導体装置が形成される。
【００５３】上述した本発明方法によれば、エピタキシ
ャルベース技術による高速動作可能なＨＢＴ構成による
第１のバイポーラトランジスタＴＲ1 と、イオン注入法
による高電流増幅率、高耐圧の第２のバイポーラトラン
ジスタＴＲ2 とを有し、更にｎチャネルＭＯＳＦＥＴ
（ｎＭＯＳ）とｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳ）
とが共通の半導体基体１に形成された、すなわち集積化
がなされた半導体装置を構成することができる。
ャルベース技術による高速動作可能なＨＢＴ構成による
第１のバイポーラトランジスタＴＲ1 と、イオン注入法
による高電流増幅率、高耐圧の第２のバイポーラトラン
ジスタＴＲ2 とを有し、更にｎチャネルＭＯＳＦＥＴ
（ｎＭＯＳ）とｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳ）
とが共通の半導体基体１に形成された、すなわち集積化
がなされた半導体装置を構成することができる。
【００５４】そして、高速バイポーラトランジスタのＨ
ＢＴ構成による第１のバイポーラトランジスタＴＲ1 を
構成する半導体層の成膜を選択エピタキシャル技術によ
ることなく、全面的な成膜によって形成するものである
ことから、その製造の簡易化が図られる。そして、動作
部３０ａにおいては、第１の絶縁膜２１の開口２１Ｗ内
で半導体基体１の半導体層３に直接的に成膜された結晶
性の良いエピタキシャル層によって構成することから、
すぐれた特性を有し、信頼性の高いＨＢＴ、すなわち高
速バイポーラトランジスタを構成することができる。
ＢＴ構成による第１のバイポーラトランジスタＴＲ1 を
構成する半導体層の成膜を選択エピタキシャル技術によ
ることなく、全面的な成膜によって形成するものである
ことから、その製造の簡易化が図られる。そして、動作
部３０ａにおいては、第１の絶縁膜２１の開口２１Ｗ内
で半導体基体１の半導体層３に直接的に成膜された結晶
性の良いエピタキシャル層によって構成することから、
すぐれた特性を有し、信頼性の高いＨＢＴ、すなわち高
速バイポーラトランジスタを構成することができる。
【００５５】また、ＨＢＴ構成による第１のバイポーラ
トランジスタＴＲ1 や、通常構成による第２のバイポー
ラトランジスタＴＲ2 、ｎチャネルＭＯＳトランジス
タ、ｐチャネルＭＯＳトランジスタ等を共通の半導体基
体１に形成するにもかかわらず、その製造は、殆どが共
通の工程によることから工程数の低減化が図られる。例
えば、ＨＢＴによる第１のバイポーラトランジスタＴＲ
1 のベース引出し電極４０の形成におけるＳｉＧｅ半導
体層３１への不純物ドーピングをｐＭＯＳのソース／ド
レイン領域３５と同一工程で形成し、第１および第２の
バイポーラトランジスタＴＲ1 およびＴＲ2 のエミッタ
形成工程の共有化を図っているため、製造の簡易化、こ
れによる量産化、コストの低減化が図られる。
トランジスタＴＲ1 や、通常構成による第２のバイポー
ラトランジスタＴＲ2 、ｎチャネルＭＯＳトランジス
タ、ｐチャネルＭＯＳトランジスタ等を共通の半導体基
体１に形成するにもかかわらず、その製造は、殆どが共
通の工程によることから工程数の低減化が図られる。例
えば、ＨＢＴによる第１のバイポーラトランジスタＴＲ
1 のベース引出し電極４０の形成におけるＳｉＧｅ半導
体層３１への不純物ドーピングをｐＭＯＳのソース／ド
レイン領域３５と同一工程で形成し、第１および第２の
バイポーラトランジスタＴＲ1 およびＴＲ2 のエミッタ
形成工程の共有化を図っているため、製造の簡易化、こ
れによる量産化、コストの低減化が図られる。
【００５６】また、本発明による半導体装置の製造方法
では、サイドウォールを形成する絶縁膜を、第１および
第２の絶縁膜２１および２２の２層に分割し、その間に
半導体層３、すなわちＨＢＴ型構成による第１のバイポ
ーラトランジスタＴＲ1 を構成する真性ベース領域３１
ａを形成し、エミッタ引出し電極２７をマスクとしてイ
オン注入を行ってベース引出し電極４０を形成を形成す
ることから、このトランジスタＴＲ1 における縦方向の
段差を軽減できる。したがって、複雑な配線工程等が必
要なく、通常のＣＭＯＳ形成工程と同時に行うことがで
きるため、製造コストの増大化を回避できるものであ
る。
では、サイドウォールを形成する絶縁膜を、第１および
第２の絶縁膜２１および２２の２層に分割し、その間に
半導体層３、すなわちＨＢＴ型構成による第１のバイポ
ーラトランジスタＴＲ1 を構成する真性ベース領域３１
ａを形成し、エミッタ引出し電極２７をマスクとしてイ
オン注入を行ってベース引出し電極４０を形成を形成す
ることから、このトランジスタＴＲ1 における縦方向の
段差を軽減できる。したがって、複雑な配線工程等が必
要なく、通常のＣＭＯＳ形成工程と同時に行うことがで
きるため、製造コストの増大化を回避できるものであ
る。
【００５７】尚、上述した例においては、図５で説明し
た開口２２Ｗ1 および２２Ｗ2 の形成において、一方の
開口２２Ｗ2 の形成部においては第１および第２の絶縁
膜２１および２２が積層形成されていることから、これ
ら第１および第２の全絶縁膜２１および２２を貫通する
深さにＲＩＥを行う必要がある。これに対し、半導体層
３０上においては、第１の絶縁膜２１のみが形成されて
いることから、開口２２Ｗ2 を確実に開口させる深さの
エッチングを行う場合、半導体層３０上の開口２２Ｗ1
においてはオーバーエッチングが生じ、この開口２２Ｗ
1 内において、半導体層３０、例えば上層の半導体層３
２のＳｉ膜にまでエッチングが進行するおそれが生じる
場合がある。
た開口２２Ｗ1 および２２Ｗ2 の形成において、一方の
開口２２Ｗ2 の形成部においては第１および第２の絶縁
膜２１および２２が積層形成されていることから、これ
ら第１および第２の全絶縁膜２１および２２を貫通する
深さにＲＩＥを行う必要がある。これに対し、半導体層
３０上においては、第１の絶縁膜２１のみが形成されて
いることから、開口２２Ｗ2 を確実に開口させる深さの
エッチングを行う場合、半導体層３０上の開口２２Ｗ1
においてはオーバーエッチングが生じ、この開口２２Ｗ
1 内において、半導体層３０、例えば上層の半導体層３
２のＳｉ膜にまでエッチングが進行するおそれが生じる
場合がある。
【００５８】また、同様の理由から、上述の図８で説明
したサイドウォールの形成におけるＲＩＥに際しても、
半導体層３０、例えば上層の半導体層３２にまでエッチ
ングが進行するおそれが生じる場合がある。
したサイドウォールの形成におけるＲＩＥに際しても、
半導体層３０、例えば上層の半導体層３２にまでエッチ
ングが進行するおそれが生じる場合がある。
【００５９】そして、このようなオーバーエッチングに
よって第２のＳｉ半導体層３２の欠如ないしは肉薄化が
発生すると、トランジスタ動作の低下、更に極端な場合
は、下層の第１のＳｉＧｅ半導体層３１の露出による、
Ｇｅの汚染いわゆるクロスコンタミネーションの惹起等
の特性劣化、信頼性の低下を来す。
よって第２のＳｉ半導体層３２の欠如ないしは肉薄化が
発生すると、トランジスタ動作の低下、更に極端な場合
は、下層の第１のＳｉＧｅ半導体層３１の露出による、
Ｇｅの汚染いわゆるクロスコンタミネーションの惹起等
の特性劣化、信頼性の低下を来す。
【００６０】次に、このような半導体層３０が、ＲＩＥ
工程で、削り取られる問題を解決する方法の一例を、図
１１〜図１８を参照して説明する。この例においても、
前述した図１〜図３で説明したと同様の工程を経て、第
１のバイポーラトランジスタの形成部に、所要のパター
ンの第１および第２の半導体層３１および３２が積層さ
れた半導体層３０を形成するものであるが、この例にお
いては、図１１に示すように、この半導体層３０上に、
第１の絶縁膜２１とほぼ等しい膜厚の、例えばＳｉＯ2
によるバッファ層５１を被着形成するものである。
工程で、削り取られる問題を解決する方法の一例を、図
１１〜図１８を参照して説明する。この例においても、
前述した図１〜図３で説明したと同様の工程を経て、第
１のバイポーラトランジスタの形成部に、所要のパター
ンの第１および第２の半導体層３１および３２が積層さ
れた半導体層３０を形成するものであるが、この例にお
いては、図１１に示すように、この半導体層３０上に、
第１の絶縁膜２１とほぼ等しい膜厚の、例えばＳｉＯ2
によるバッファ層５１を被着形成するものである。
【００６１】すなわち、この場合においては、前述した
ように、半導体基体１上に、第１および第２の半導体層
３１および３２を全面的に形成して半導体層３０を形成
して後、続いてこの上に、同様に全面的に、前述した第
１の絶縁膜２１とほぼ等しい膜厚の、例えばＳｉＯ2 に
よるバッファ層５１を、例えばＣＶＤ法によって形成す
る。そして、その後、例えばフォトリソグラフィによる
エッチングマスクを用いて、このバッファ層５１と半導
体層３０とを例えばＲＩＥによってパターン化する。
ように、半導体基体１上に、第１および第２の半導体層
３１および３２を全面的に形成して半導体層３０を形成
して後、続いてこの上に、同様に全面的に、前述した第
１の絶縁膜２１とほぼ等しい膜厚の、例えばＳｉＯ2 に
よるバッファ層５１を、例えばＣＶＤ法によって形成す
る。そして、その後、例えばフォトリソグラフィによる
エッチングマスクを用いて、このバッファ層５１と半導
体層３０とを例えばＲＩＥによってパターン化する。
【００６２】そして、このようにバッファ層５１が上面
に形成された所要のパターンの半導体層３０を形成して
後は、図１２〜図１８に示すように、例えば前述した図
４〜図１０で説明したと同様の方法をとることによって
目的とする半導体装置を得る。これら図１２〜図１８の
各図において、図４〜図１０の各部と対応する部分には
同一符号付して重複説明を省略するが、この方法による
場合、図１３に示すように、図５で説明したように、第
１および第２の開口２２Ｗ1 および２２Ｗ2 を形成する
ＲＩＥを行うものであるが、この場合、半導体層３０上
には、第２の絶縁膜２２のみならず、第１の絶縁膜２１
の厚さに相当する厚さのバッファ層５１が形成がされて
いることから、開口Ｗ2 において、第１および第２の縁
膜２１および２２を貫通する開口が形成される程度の深
さにＲＩＥを行っても、半導体層３０上に形成する開口
Ｗ1 下において、オーバーエッチングが生じることがな
い。したがって、このＲＩＥによって、第２の半導体層
３２が削られるような不都合が回避される。
に形成された所要のパターンの半導体層３０を形成して
後は、図１２〜図１８に示すように、例えば前述した図
４〜図１０で説明したと同様の方法をとることによって
目的とする半導体装置を得る。これら図１２〜図１８の
各図において、図４〜図１０の各部と対応する部分には
同一符号付して重複説明を省略するが、この方法による
場合、図１３に示すように、図５で説明したように、第
１および第２の開口２２Ｗ1 および２２Ｗ2 を形成する
ＲＩＥを行うものであるが、この場合、半導体層３０上
には、第２の絶縁膜２２のみならず、第１の絶縁膜２１
の厚さに相当する厚さのバッファ層５１が形成がされて
いることから、開口Ｗ2 において、第１および第２の縁
膜２１および２２を貫通する開口が形成される程度の深
さにＲＩＥを行っても、半導体層３０上に形成する開口
Ｗ1 下において、オーバーエッチングが生じることがな
い。したがって、このＲＩＥによって、第２の半導体層
３２が削られるような不都合が回避される。
【００６３】そして、図１６で示す、図８に相当するサ
イドウォールを形成する工程においても、同様の理由か
ら、エミッタ引出し電極２７をマスクにＲＩＥを行う場
合において、半導体層３０において、オーバーエッチン
グが発生することが回避される。
イドウォールを形成する工程においても、同様の理由か
ら、エミッタ引出し電極２７をマスクにＲＩＥを行う場
合において、半導体層３０において、オーバーエッチン
グが発生することが回避される。
【００６４】このように、このバッファ層５１を形成す
る方法による場合、上述した半導体層３０におけるオー
バーエッチングの問題の回避によって上層の第２の半導
体層３２の欠如ないしは肉薄化によるトランジスタ動作
の低下、更に極端な場合は、下層の第１のＳｉＧｅ半導
体層３１の露出による、Ｇｅの汚染いわゆるクロスコン
タミネーションの惹起等を回避できるものである。
る方法による場合、上述した半導体層３０におけるオー
バーエッチングの問題の回避によって上層の第２の半導
体層３２の欠如ないしは肉薄化によるトランジスタ動作
の低下、更に極端な場合は、下層の第１のＳｉＧｅ半導
体層３１の露出による、Ｇｅの汚染いわゆるクロスコン
タミネーションの惹起等を回避できるものである。
【００６５】そして、この方法による場合においても、
前述した図１〜図１０で説明した例と同様に、エピタキ
シャルベース技術による高速動作可能なＨＢＴ構成によ
る第１のバイポーラトランジスタＴＲ1 と、イオン注入
法による高電流増幅率、高耐圧の第２のバイポーラトラ
ンジスタＴＲ2 とを、共通の半導体基体１に形成した、
すなわち集積化がなされた半導体装置を構成することが
できる。
前述した図１〜図１０で説明した例と同様に、エピタキ
シャルベース技術による高速動作可能なＨＢＴ構成によ
る第１のバイポーラトランジスタＴＲ1 と、イオン注入
法による高電流増幅率、高耐圧の第２のバイポーラトラ
ンジスタＴＲ2 とを、共通の半導体基体１に形成した、
すなわち集積化がなされた半導体装置を構成することが
できる。
【００６６】そして、高速バイポーラトランジスタのＨ
ＢＴ構成による第１のバイポーラトランジスタＴＲ1 を
構成する半導体層の成膜を選択エピタキシャル技術によ
ることなく、全面的な成膜によって形成するものである
ことから、その製造の簡易化が図られる。そして、動作
部３０ａにおいては、第１の絶縁膜２１の開口２１Ｗ内
で半導体基体１の半導体層３に直接的に成膜された結晶
性の良いエピタキシャル層によって構成することから、
すぐれた特性を有し、信頼性の高いＨＢＴ、すなわち高
速バイポーラトランジスタを構成することができる。
ＢＴ構成による第１のバイポーラトランジスタＴＲ1 を
構成する半導体層の成膜を選択エピタキシャル技術によ
ることなく、全面的な成膜によって形成するものである
ことから、その製造の簡易化が図られる。そして、動作
部３０ａにおいては、第１の絶縁膜２１の開口２１Ｗ内
で半導体基体１の半導体層３に直接的に成膜された結晶
性の良いエピタキシャル層によって構成することから、
すぐれた特性を有し、信頼性の高いＨＢＴ、すなわち高
速バイポーラトランジスタを構成することができる。
【００６７】また、ＨＢＴ構成による第１のバイポーラ
トランジスタＴＲ1 や、通常構成による第２のバイポー
ラトランジスタＴＲ2 、ｎチャネルＭＯＳトランジス
タ、ｐチャネルＭＯＳトランジスタ等を共通の半導体基
体１に形成するにもかかわらず、その製造は、殆どが共
通の工程によることから工程数の低減化が図られる。例
えば、ＨＢＴによる第１のバイポーラトランジスタＴＲ
1 のベース引出し電極４０の形成におけるＳｉＧｅ半導
体層３１への不純物ドーピングをｐＭＯＳのソース／ド
レイン領域３５と同一工程で形成し、第１および第２の
バイポーラトランジスタＴＲ1 およびＴＲ2 のエミッタ
形成工程の共有化を図っているため、製造の簡易化、こ
れによる量産化、コストの低減化が図られる。
トランジスタＴＲ1 や、通常構成による第２のバイポー
ラトランジスタＴＲ2 、ｎチャネルＭＯＳトランジス
タ、ｐチャネルＭＯＳトランジスタ等を共通の半導体基
体１に形成するにもかかわらず、その製造は、殆どが共
通の工程によることから工程数の低減化が図られる。例
えば、ＨＢＴによる第１のバイポーラトランジスタＴＲ
1 のベース引出し電極４０の形成におけるＳｉＧｅ半導
体層３１への不純物ドーピングをｐＭＯＳのソース／ド
レイン領域３５と同一工程で形成し、第１および第２の
バイポーラトランジスタＴＲ1 およびＴＲ2 のエミッタ
形成工程の共有化を図っているため、製造の簡易化、こ
れによる量産化、コストの低減化が図られる。
【００６８】また、この例においても、サイドウォール
を形成する絶縁膜を、第１および第２の絶縁膜２１およ
び２２の２層に分割し、その間に半導体層３、すなわち
ＨＢＴ型構成による第１のバイポーラトランジスタＴＲ
1 を構成する真性ベース領域３１ａを形成し、エミッタ
引出し電極２７をマスクとしてイオン注入を行ってベー
ス引出し電極４０を形成を形成することから、このトラ
ンジスタＴＲ1 における縦方向の段差を軽減できる。し
たがって、複雑な配線工程等が必要なく、通常のＣＭＯ
Ｓ形成工程と同時に行うことができるため、製造コスト
の増大化を回避できるものである。
を形成する絶縁膜を、第１および第２の絶縁膜２１およ
び２２の２層に分割し、その間に半導体層３、すなわち
ＨＢＴ型構成による第１のバイポーラトランジスタＴＲ
1 を構成する真性ベース領域３１ａを形成し、エミッタ
引出し電極２７をマスクとしてイオン注入を行ってベー
ス引出し電極４０を形成を形成することから、このトラ
ンジスタＴＲ1 における縦方向の段差を軽減できる。し
たがって、複雑な配線工程等が必要なく、通常のＣＭＯ
Ｓ形成工程と同時に行うことができるため、製造コスト
の増大化を回避できるものである。
【００６９】尚、上述した図１〜図１０、および図１１
〜図１８で説明した各例による実施形態においては、第
１および第２のバイポーラトランジスタとＣＭＯＳとを
共通の半導体基体１に形成した場合であるが、本発明
は、ＬＤＤ型のｎチャネルもしくはｐチャネル型のＭＯ
Ｓトランジスタと上述の第１のバイポーラトランジスタ
ＴＲ1 とを基本構成とする各種実施形態を採ることがで
き、言うまでもなく、これら基本構成を複数、あるいは
他の回路素子をも共通の半導体基体に有する半導体装置
に適用することもできる。
〜図１８で説明した各例による実施形態においては、第
１および第２のバイポーラトランジスタとＣＭＯＳとを
共通の半導体基体１に形成した場合であるが、本発明
は、ＬＤＤ型のｎチャネルもしくはｐチャネル型のＭＯ
Ｓトランジスタと上述の第１のバイポーラトランジスタ
ＴＲ1 とを基本構成とする各種実施形態を採ることがで
き、言うまでもなく、これら基本構成を複数、あるいは
他の回路素子をも共通の半導体基体に有する半導体装置
に適用することもできる。
【００７０】
【発明の効果】上述したように、本発明によれば、エピ
タキシャルベース技術による高速動作可能なＨＢＴ構成
によるバイポーラトランジスタと、イオン注入法による
高電流増幅率、高耐圧のバイポーラトランジスタとを、
共通の半導体基体に形成した、すなわち集積化がなされ
た半導体装置を構成することができる。
タキシャルベース技術による高速動作可能なＨＢＴ構成
によるバイポーラトランジスタと、イオン注入法による
高電流増幅率、高耐圧のバイポーラトランジスタとを、
共通の半導体基体に形成した、すなわち集積化がなされ
た半導体装置を構成することができる。
【００７１】そして、高速バイポーラトランジスタのＨ
ＢＴ構成によるバイポーラトランジスタを構成する半導
体層の成膜を選択エピタキシャル技術によることなく、
全面的な成膜によって形成するものであることから、そ
の製造の簡易化が図られる。そして、その動作部におい
ては、結晶性の良いエピタキシャル層によって構成する
ことから、すぐれた特性を有し、信頼性の高いＨＢＴ、
すなわち高速バイポーラトランジスタを構成することが
できる。
ＢＴ構成によるバイポーラトランジスタを構成する半導
体層の成膜を選択エピタキシャル技術によることなく、
全面的な成膜によって形成するものであることから、そ
の製造の簡易化が図られる。そして、その動作部におい
ては、結晶性の良いエピタキシャル層によって構成する
ことから、すぐれた特性を有し、信頼性の高いＨＢＴ、
すなわち高速バイポーラトランジスタを構成することが
できる。
【００７２】また、ＨＢＴ構成によるバイポーラトラン
ジスタや、通常構成によるバイポーラトランジスタ、Ｃ
ＭＯＳ等を共通の半導体基体１に形成する場合において
も、その製造は、殆どが共通の工程によることから工程
数の低減化が図られ、製造の簡易化、これによる量産
化、コストの低減化が図られる。
ジスタや、通常構成によるバイポーラトランジスタ、Ｃ
ＭＯＳ等を共通の半導体基体１に形成する場合において
も、その製造は、殆どが共通の工程によることから工程
数の低減化が図られ、製造の簡易化、これによる量産
化、コストの低減化が図られる。
【図１】ＡおよびＢは、それぞれ本発明による半導体装
置の製造方法の一例の一工程における各一半部の概略断
面図である。
置の製造方法の一例の一工程における各一半部の概略断
面図である。
【図２】ＡおよびＢは、それぞれ本発明による半導体装
置の製造方法の一例の一工程における各一半部の概略断
面図である。
置の製造方法の一例の一工程における各一半部の概略断
面図である。
【図３】ＡおよびＢは、それぞれ本発明による半導体装
置の製造方法の一例の一工程における各一半部の概略断
面図である。
置の製造方法の一例の一工程における各一半部の概略断
面図である。
【図４】ＡおよびＢは、それぞれ本発明による半導体装
置の製造方法の一例の一工程における各一半部の概略断
面図である。
置の製造方法の一例の一工程における各一半部の概略断
面図である。
【図５】ＡおよびＢは、それぞれ本発明による半導体装
置の製造方法の一例の一工程における各一半部の概略断
面図である。
置の製造方法の一例の一工程における各一半部の概略断
面図である。
【図６】ＡおよびＢは、それぞれ本発明による半導体装
置の製造方法の一例の一工程における各一半部の概略断
面図である。
置の製造方法の一例の一工程における各一半部の概略断
面図である。
【図７】ＡおよびＢは、それぞれ本発明による半導体装
置の製造方法の一例の一工程における各一半部の概略断
面図である。
置の製造方法の一例の一工程における各一半部の概略断
面図である。
【図８】ＡおよびＢは、それぞれ本発明による半導体装
置の製造方法の一例の一工程における各一半部の概略断
面図である。
置の製造方法の一例の一工程における各一半部の概略断
面図である。
【図９】ＡおよびＢは、それぞれ本発明による半導体装
置の製造方法の一例の一工程における各一半部の概略断
面図である。
置の製造方法の一例の一工程における各一半部の概略断
面図である。
【図１０】ＡおよびＢは、それぞれ本発明による半導体
装置の製造方法の一例の一工程における各一半部の概略
断面図である。
装置の製造方法の一例の一工程における各一半部の概略
断面図である。
【図１１】ＡおよびＢは、それぞれ本発明による半導体
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
【図１２】ＡおよびＢは、それぞれ本発明による半導体
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
【図１３】ＡおよびＢは、それぞれ本発明による半導体
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
【図１４】ＡおよびＢは、それぞれ本発明による半導体
装置の製造方法の一例の一工程における各一半部の概略
断面図である。
装置の製造方法の一例の一工程における各一半部の概略
断面図である。
【図１５】ＡおよびＢは、それぞれ本発明による半導体
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
【図１６】ＡおよびＢは、それぞれ本発明による半導体
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
【図１７】ＡおよびＢは、それぞれ本発明による半導体
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
装置の製造方法の他の一例の一工程における各一半部の
概略断面図である。
【図１８】ＡおよびＢは、それぞれ本発明による半導体
装置の製造方法の一例の一工程における各一半部の概略
断面図である。
装置の製造方法の一例の一工程における各一半部の概略
断面図である。
１・・・半導体基体、２・・・サブストレイト、３・・
・半導体層、４・・・第１のコレクタ埋込み領域、５・
・・第２のコレクタ埋込み領域、６・・・分離絶縁層、
７・・・素子分離絶縁層、８・・・第１のウエル領域、
９・・・第２のウエル領域、１０・・・第１のコレクタ
電極取出し領域、１１・・・第２のコレクタ電極取出し
領域、１２・・・ゲート絶縁膜、１３・・・ゲート電
極、１４・・・リンクベース領域、１５，１６・・・低
濃度ソースないしはドレイン領域、２１・・・第１の絶
縁膜、２２・・・第２の絶縁膜、２２Ｗ1 ，２２Ｗ2 ・
・・開口、２３・・・マスク層、２４・・・真性ベース
領域、２５，２６・・・エミッタ領域、２７，２８・・
・エミッタ引出し電極、２９・・・サイドウォール、３
０・・・半導体層、３１・・・第１の半導体層、３１ａ
・・・ベース領域、３１ｂ・・・ベース引出し領域、３
２・・・第２の半導体層、３５，３６・・・高濃度ソー
スないしはドレイン領域、４０・・・ベース引出し電
極、４１・・・グラフトベース領域、４２・・・リフロ
ー膜、４２Ｗ・・・コンタクト窓、５１・・・バッファ
層、
・半導体層、４・・・第１のコレクタ埋込み領域、５・
・・第２のコレクタ埋込み領域、６・・・分離絶縁層、
７・・・素子分離絶縁層、８・・・第１のウエル領域、
９・・・第２のウエル領域、１０・・・第１のコレクタ
電極取出し領域、１１・・・第２のコレクタ電極取出し
領域、１２・・・ゲート絶縁膜、１３・・・ゲート電
極、１４・・・リンクベース領域、１５，１６・・・低
濃度ソースないしはドレイン領域、２１・・・第１の絶
縁膜、２２・・・第２の絶縁膜、２２Ｗ1 ，２２Ｗ2 ・
・・開口、２３・・・マスク層、２４・・・真性ベース
領域、２５，２６・・・エミッタ領域、２７，２８・・
・エミッタ引出し電極、２９・・・サイドウォール、３
０・・・半導体層、３１・・・第１の半導体層、３１ａ
・・・ベース領域、３１ｂ・・・ベース引出し領域、３
２・・・第２の半導体層、３５，３６・・・高濃度ソー
スないしはドレイン領域、４０・・・ベース引出し電
極、４１・・・グラフトベース領域、４２・・・リフロ
ー膜、４２Ｗ・・・コンタクト窓、５１・・・バッファ
層、
Claims (7)
- 【請求項１】 共通の半導体基体に、低濃度ドレイン型
絶縁ゲート型電界効果トランジスタとバイポーラトラン
ジスタとを有する半導体装置の製造方法であって、 絶縁ゲート電界効果トランジスタのゲート電極と、低濃
度ドレイン領域とを形成して後、全面的に第１の絶縁膜
を形成する工程と、 上記バイポーラトランジスタの動作領域形成部上の、上
記第１の絶縁膜に、開口を形成する工程と、 該開口を通じて露出した上記半導体基体の表面と、上記
第１の絶縁膜上とに差し渡って全面的に半導体層を成膜
する工程と、 該半導体層のパターニング工程と、 全面的に第２の絶縁膜を形成する工程と、 その後、上記第１および第２の絶縁膜に異方性エッチン
グ処理を行って上記絶縁ゲート電界効果トランジスタの
上記ゲート電極の側壁にサイドウォールを形成する工程
とを有し、 上記半導体層の形成工程においては、上記第１の絶縁膜
の開口を通じて上記半導体基体表面に直接成膜された部
分においては単結晶半導体層として成膜し、上記第１の
絶縁膜上に成膜された部分においては多結晶半導体層と
して成膜して、上記単結晶半導体層によって上記バイポ
ーラトランジスタのベース動作領域を構成し、 上記半導体層のパターニング工程において、上記多結晶
半導体層による上記バイポーラトランジスタのベース引
出し電極を形成することを特徴とする半導体装置の製造
方法。 - 【請求項２】 上記サイドウォールの形成に際し、上記
バイポーラトランジスタのエミッタ形成部上の、上記第
２の絶縁膜に開口を形成し、該開口を覆ってエミッタ引
出し電極を形成し、該エミッタ引出し電極をマスクとし
て上記第２の絶縁膜に異方性エッチング処理を行ことを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 上記エミッタ引出し電極をマスクとし
て、上記バイポーラトランジスタのベース引出し電極へ
のイオン注入と、上記ゲート電極と上記サイドウォール
とをマスクとして上記絶縁ゲート電界効果トランジスタ
のソース領域およびドレイン領域を形成するイオン注入
とを同時に行うイオン注入工程を有することを特徴とす
る請求項２に記載の半導体装置の製造方法。 - 【請求項４】 共通の半導体基体に、低濃度ドレイン型
絶縁ゲート型電界効果トランジスタと第１および第２の
バイポーラトランジスタとを有する半導体装置の製造方
法であって、 絶縁ゲート電界効果トランジスタのゲート電極と、低濃
度ドレイン領域とを形成して後、全面的に第１の絶縁膜
を形成する工程と、 上記第１のバイポーラトランジスタの動作領域形成部上
の、上記第１の絶縁膜に、開口を形成する工程と、 該開口を通じて露出した上記半導体基体の表面と、上記
第１の絶縁膜上とに差し渡って全面的に半導体層を成膜
する工程と、 該半導体層のパターニング工程と、 上記第２のバイポーラトランジスタのベース領域を形成
するイオン注入工程と、 全面的に第２の絶縁膜を形成する工程と、 その後、上記第１および第２の絶縁膜に異方性エッチン
グ処理を行って上記絶縁ゲート電界効果トランジスタの
上記ゲート電極の側壁にサイドウォールを形成する工程
とを有し、 上記半導体層の形成工程においては、上記第１の絶縁膜
の開口を通じて上記半導体基体表面に直接成膜された部
分においては単結晶半導体層として成膜し、上記第１の
絶縁膜上に成膜された部分においては多結晶半導体層と
して成膜して、上記単結晶半導体層によって上記第１の
バイポーラトランジスタのベース動作領域を構成し、 上記半導体層のパターニング工程において、上記多結晶
半導体層による上記第１のバイポーラトランジスタのベ
ース引出し電極を形成することを特徴とする半導体装置
の製造方法。 - 【請求項５】 上記サイドウォールの形成に際し、上記
第１および第２のバイポーラトランジスタのエミッタ形
成部上の、上記第１および第２の絶縁膜に開口を形成
し、これら開口を覆ってそれぞれエミッタ引出し電極を
形成し、これらエミッタ引出し電極をマスクとして上記
第１および第２の絶縁膜に対する異方性エッチング処理
を行ことを特徴とする請求項４に記載の半導体装置の製
造方法。 - 【請求項６】 上記エミッタ引出し電極をマスクとし
て、第１のバイポーラトランジスタのベース引出し電極
および第２のバイポーラトランジスタのグラフトベース
領域を形成するイオン注入と、上記ゲート電極と上記サ
イドウォールとをマスクとして上記絶縁ゲート電界効果
トランジスタのソース領域およびドレイン領域を形成す
るイオン注入とを同時に行うイオン注入工程を有するこ
とを特徴とする請求項４に記載の半導体装置の製造方
法。 - 【請求項７】 共通の半導体基体に、低濃度ドレイン型
絶縁ゲート型電界効果トランジスタとバイポーラトラン
ジスタとを有する半導体装置の製造方法であって、 絶縁ゲート電界効果トランジスタのゲート電極と、低濃
度ドレイン領域とを形成して後、全面に第１の絶縁膜を
形成する工程と、 上記バイポーラトランジスタの動作領域形成部上の、上
記第１の絶縁膜に、開口を形成する工程と、 上記半導体基体上に上記バイポーラトランジスタのベー
ス層を構成する単結晶半導体層を形成すると同時に、上
記第１の絶縁膜上に多結晶半導体層を形成する半導体層
の形成工程と、 該半導体層上に，上記第１の絶縁膜とほぼ等しい膜厚の
第３の絶縁膜を形成す工程と、 該半第３の絶縁膜と、上記半導体層をパターニングして
上記バイポーラトランジスタのベース引出し電極を形成
する工程と、 全面的に第２の絶縁膜を形成する工程と、 その後、上記バイポーラトランジスタのエミッタ形成部
上の、上記第２および第３の絶縁膜に開口を形成する工
程と、 該開口を覆ってエミッタ引出し電極を形成する工程と、 該エミッタ引出し電極をマスクとして上記第１および第
２の絶縁膜に異方性エッチング処理を行って上記絶縁ゲ
ート電界効果トランジスタの上記ゲート電極の側壁にサ
イドウォールを形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11152103A JP2000340684A (ja) | 1999-05-31 | 1999-05-31 | 半導体装置の製造方法 |
| EP00111398A EP1058305A2 (en) | 1999-05-31 | 2000-05-26 | Method of fabricating semiconductor device with at least an LDD-MOSFET and a bipolar transistor |
| US09/583,279 US6323075B1 (en) | 1999-05-31 | 2000-05-31 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11152103A JP2000340684A (ja) | 1999-05-31 | 1999-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340684A true JP2000340684A (ja) | 2000-12-08 |
Family
ID=15533129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11152103A Pending JP2000340684A (ja) | 1999-05-31 | 1999-05-31 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6323075B1 (ja) |
| EP (1) | EP1058305A2 (ja) |
| JP (1) | JP2000340684A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7790556B2 (en) | 2001-02-12 | 2010-09-07 | Asm America, Inc. | Integration of high k gate dielectric |
| US7893433B2 (en) | 2001-02-12 | 2011-02-22 | Asm America, Inc. | Thin films and methods of making them |
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001118857A (ja) * | 1999-10-15 | 2001-04-27 | Matsushita Electronics Industry Corp | 横型バイポーラトランジスタ及びその製造方法 |
| JP2006351904A (ja) * | 2005-06-17 | 2006-12-28 | Seiko Epson Corp | 半導体素子の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2537936B2 (ja) * | 1986-04-23 | 1996-09-25 | エイ・ティ・アンド・ティ・コーポレーション | 半導体デバイスの製作プロセス |
| JPH01282857A (ja) * | 1988-05-10 | 1989-11-14 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5290714A (en) * | 1990-01-12 | 1994-03-01 | Hitachi, Ltd. | Method of forming semiconductor device including a CMOS structure having double-doped channel regions |
| KR940007466B1 (ko) * | 1991-11-14 | 1994-08-18 | 삼성전자 주식회사 | BiCMOS 소자의 제조방법 |
| EP0731504B1 (en) * | 1995-03-09 | 2002-11-27 | STMicroelectronics S.r.l. | Process for the manufacturing of integrated circuits comprising lateral low-voltage and high-voltage DMOS-technology power devices and non-volatile memory cells |
| JP2914293B2 (ja) * | 1996-04-25 | 1999-06-28 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-05-31 JP JP11152103A patent/JP2000340684A/ja active Pending
-
2000
- 2000-05-26 EP EP00111398A patent/EP1058305A2/en not_active Withdrawn
- 2000-05-31 US US09/583,279 patent/US6323075B1/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7790556B2 (en) | 2001-02-12 | 2010-09-07 | Asm America, Inc. | Integration of high k gate dielectric |
| US7893433B2 (en) | 2001-02-12 | 2011-02-22 | Asm America, Inc. | Thin films and methods of making them |
| US8067297B2 (en) | 2001-02-12 | 2011-11-29 | Asm America, Inc. | Process for deposition of semiconductor films |
| US8360001B2 (en) | 2001-02-12 | 2013-01-29 | Asm America, Inc. | Process for deposition of semiconductor films |
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1058305A2 (en) | 2000-12-06 |
| US6323075B1 (en) | 2001-11-27 |
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