JPWO2003021685A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

本発明は、高耐圧ＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。本発明の半導体装置は、第１導電型半導体領域に第２導電型のソース領域が形成され、第２導電型のドレイン領域に接続され、ドレイン領域の不純物濃度よりも低濃度のオフセットドレイン領域が形成され、オフセットドレイン領域は、第１導電型半導体領域に重ならない部分と第１導電型半導体領域の表面の一部に重なる部分とからなり、ソース領域及びオフセットドレイン領域間のチャネル領域からオフセットドレイン領域の一部に跨がる表面にゲート絶縁膜を介してゲート電極が形成されて成るＭＯＳトランジスタを有する。これにより、安定したスレッショルド電圧Ｖｔｈ及び低オン抵抗を有するオフセットドレイン型のＭＯＳトランジスタが得られる。

Description

技術分野
本発明は、高耐圧ＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。より詳しくはオフセットドレイン構造の高耐圧ＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。
背景技術
近年、パーソナルコンピュータ、家庭用テレビジョン受像機の大型化に伴い、ディスプレイ市場が急速に拡大してきている。また、現在ディスプレイ分野においては、高精細、高輝度、広視野角、高コントラスト等優れた視認性として陰極線管が最も一般的である。一方、大型化に伴う占有面積の増加が注目され、液晶ディスプレイやプロジェクターディスプレイに加え、有機エレクトロルミネッセンスディスプレイ等の薄型化が可能なフラットパネルディスプレイが陰極線管に代わる次世代ディスプレイとして期待されている。こうした中、半導体分野においても高耐圧駆動用ＩＣ、例えば高耐圧ディスプレイドライバ用ＩＣを形成できる高耐圧プロセスが要求されている。
例えば、従来構造のＭＯＳトランジスタは、図示せざるも、バックゲート領域となる第１導電型の半導体ウェル領域に第２導電型のソース領域及びドレイン領域を形成し、ソース領域及びドレイン領域間の半導体ウェル領域表面にゲート絶縁膜を介してゲート電極を形成して、いわゆる対称形に構成される。このようなＭＯＳトランジスタでは、ゲート長を短くする程、チャネル領域の抵抗成分が小さくなり動作スピードの速いＭＯＳトランジスタとなる。しかし、このような構造のＭＯＳトランジスタにおいては、動作スピードを上げる為にゲート長を短しようとすると、ドレイン電圧を上げて行った場合、ドレイン領域からの空乏層がソース領域に到達しブレークダウンを起こしてしまので、耐圧がとれない。
そこで、高耐圧ＭＯＳトランジスタとして、ソースードレイン間耐圧を高めるようにしたオフセットドレイン型の横方向動作ＭＯＳトランジスタ、いわゆるＬＤ（ラテラル・ディフーズド）ＭＯＳトランジスタと呼ばれるものが開発されている。図８は、オフセットドレイン型の高耐圧ＭＯＳトランジスタの一例を示す。本例はｎチャネルＭＯＳトランジスタに適用した場合である。この高耐圧ＭＯＳトランジスタ１８は、バックゲート領域となるｐ型の半導体ウェル領域６内に低濃度のｎ−半導体領域によるオフセットドレイン領域２０を作り込む構造である。即ち、第１導電型、例えばｐ型のシリコン半導体基板２上に、第２導電型であるｎ型の埋込み層４を介してｎ型エピタキシャル層５を成長した後、素子分離領域、例えば選択酸化（いわゆるＬＯＣＯＳ）によるフィールド絶縁層３で分離した素子形成領域が形成される。この素子形成領域内にｎ型埋込み層４に接するように、表面に臨んでｐ型半導体ウェル領域６が形成され、このｐ型半導体ウェル領域６内にドレイン領域８Ｄの不純物濃度よりも低い不純物濃度のｎ−半導体領域、いわゆるオフセットドレイン領域２０が形成される。そして、ｐ型半導体ウェル領域６内に高濃度のｎ＋ソース領域８Ｓが形成されると共に、オフセットドレイン領域２０内にゲートより離れて高濃度のｎ＋ドレイン領域８Ｄが形成され、ソース領域８Ｓとオフセットドレイン領域２０間のｐ型半導体ウェル領域６によるチャネル領域８Ｃの表面にゲート絶縁膜９を介してゲート電極１０が形成される。ソース領域８Ｓ及びドレイン領域８Ｄは、それぞれソース電極１１Ｓ及びドレイン電極１１Ｄが接続される。１２は、ＳｉＯ２等による絶縁膜である。このようにして、高耐圧ＭＯＳトランジスタ１８が構成される。このオフセットドレイン型の高耐圧ＭＯＳトランジスタ１８では、ドレイン電圧の印加時に発生する空乏層を低濃度のｎ−半導体領域によるオフセットドレイン領域２０側に広げることで、電界を緩和して高耐圧化を図っている。図８の高耐圧ＭＯＳトランジスタ１８においては、オフセットドレイン領域２０を形成するための別工程を新たに追加する必要がある。
一方、オフセットドレイン型の高耐圧ＭＯＳトランジスタをＣＭＯＳトランジスタに適用した場合に、工程を追加せずに既存の工程で作製できる構造のオフセットドレイン型の高耐圧ＭＯＳトランジスタが提案されている。図７Ａは、ＣＭＯＳトランジスタの既存の工程で作製できるオフセットドレイン型の高耐圧ＭＯＳトランジスタの基本構造を示す。
この高耐圧ＭＯＳトランジスタ１は、第１導電型、例えばｐ型のシリコン半導体基板２上に第２導電型、例えばｎ型の埋込み層４を介してｎ型エピタキシャル層５を成長した後、素子分離領域、例えば選択酸化（いわゆるＬＯＣＯＳ）によるフィールド絶縁層３で分離した素子形成領域内に形成される。即ち、この素子形成領域内にｎ型埋込み層４に接するように、表面に臨んでバックゲート領域となるｐ型半導体ウェル領域６と、ドレイン領域の不純物濃度よりも低濃度のｎ−半導体領域、いわゆるオフセットドレイン領域７が形成される。フィールド絶縁層３の直下のｐ型の素子分離層、いわゆるチャネルストップ層１９は、ｐ型ウェル領域６と同じ工程で同時に形成される。ｐ型半導体ウェル領域７内には高濃度のｎ＋ソース領域８Ｓが形成されると共に、オフセットドレイン領域であるｎ−半導体領域７内にはゲートより離れて高濃度のｎ＋ドレイン領域８Ｄが形成される。そして、ｐ型半導体ウェル領域６によるチャネル領域８Ｃからオフセットドレイン領域であるｎ−半導体領域７の一部にわたる表面にゲート絶縁膜９を介してゲート電極１０が形成される。ソース領域８Ｓ及びドレイン領域８Ｄは、それぞれソース電極１１Ｓ及びドレイン電極１１Ｄが接続される。１２は、ＳｉＯ２等による絶縁膜である。このようにして高耐圧ＭＯＳトランジスタ１が構成される。
この高耐圧ＭＯＳトランジスタ１では、前述と同様に、ソース電極１１Ｓ、ドレイン電極１１Ｄ間に逆バイアスが印加されると、ｐ型半導体ウェル領域６とｎ−半導体領域によるオフセットドレイン領域（ドリフト領域とも呼ばれる）７との間のｐｎ接合からｎ−半導体領域７へ空乏層が延びる。このｎ−半導体領域７への空乏層の延びを利用して、電界を緩和することでＭＯＳトランジスタ１の耐圧を確保している。
上述の高耐圧ＭＯＳトランジスタ１をＣＭＯＳトランジスタに適用した場合には、一方の第２導電型チャネルＭＯＳトランジスタを構成する上記オフセットドレイン領域７を、図示せざるも他の領域に形成される他方の第１導電型チャネルＭＯＳトランジスタにおけるバックゲート領域となる半導体ウェル領域と同時に形成するようになされる。即ち、上記高耐圧ＭＯＳトランジスタ１を、ＣＭＯＳトランジスタを構成する一方のｎチャネルＭＯＳトランジスタとしたとき、ｎ＋ドレイン領域８Ｄに接続する低濃度のｎ−半導体領域によるオフセットドレイン領域７は、ＣＭＯＳトランジスタを構成する他方のｐチャネルＭＯＳトランジスタのバックゲートとなるｎ型半導体ウェル領域の形成工程で同時に形成される。これにより、既存の工程数でオフセットドレイン型の高耐圧ＭＯＳトランジスタを有するＣＭＯＳトランジスタを製造することができる。
ところで、上述の高耐圧ＭＯＳトランジスタ１では、素子分離層（ｐ型チャネルストップ層）１９とｐ型半導体ウェル領域６の形成工程を兼用しているため、図７Ｂに示すようにｎ型エピタキシャル層５を成長し、ＬＯＣＯＳによるフィールド絶縁層３を形成した後に、素子分離層１９とｐ型半導体ウェル領域６を同時に形成していた。即ち、フィールド絶縁層３を形成した後に、例えばポジ型のフォトレジスト膜をパターニングして、フィールド絶縁層３の一部に跨がるような開口１４ａと、フィールド絶縁層３上に位置した開口１４ｂとを有するフォトレジストマスク１４を形成し、このフォトレジストマスク１４を介してｐ型不純物イオン、例えばボロン１６をイオン注入してｐ型半導体ウェル領域６と素子分離層（ｐ型チャネルストップ層）１９を形成していた。このため、イオン注入条件は、素子分離層１９の形成を考慮し、フィールド絶縁層３直下のｎ型エピタキシャル層５の表面（従ってその深さ位置）で不純物濃度がピーク１５になるように設計される。なお、ポジ型のフォトレジストマスク１４では、フォトレジスト膜に対する露光時の光の干渉により、開口１４ａ，１４ｂの端部は図示するようにテーパー状に形成される。
上述の高耐圧ＭＯＳトランジスタ１では、フィールド絶縁層３の膜厚が例えば８００ｎｍ程度であり、イオン注入エネルギーは３６０ｋｅＶ程度である。このようにイオン注入エネルギーが大きくなると、フォトレジストマスク１４の膜厚も厚膜化する必要があり、例えば２．４μｍ程度必要になる。このようにプロセス条件の最適化をすることで、工程の兼用化が可能になる。
しかし、イオン注入の高エネルギー化に伴ってスレッショルド電圧Ｖｔｈが設計値より大きくなったり、ばらついたりする重要な問題があった。即ち、図７Ｂに示すようにイオン注入エネルギーが大きいと、素子形成領域側では、フォトレジストマスク１４の開口端部（テーパー状端部）において不純物イオン１６がフォトレジストマスク１４を突き抜け、フォトレジストマスク１４のテーパー角度に沿って不純物濃度のピーク１５がｎ型エピタキシャル層５表面付近へ移動し、スレッショルド電圧Ｖｔｈに重大な影響を及ぼす高濃度不純物領域１７（図７Ａ参照）が形成されてしまう。
発明の開示
本発明は、チャネル領域の一部に高濃度不純物領域が形成されるのを阻止し、高耐圧で安定したスレッショルド電圧Ｖｔｈ及び低オン抵抗の両立を可能にした高耐圧ＭＯＳトランジスタを有する半導体装置及びその製造方法を提供するものである。
本発明に係る半導体装置は、第１導電型半導体領域に第２導電型のソース領域が形成され、第２導電型のドレイン領域に電気的に接続され該ドレイン領域の不純物濃度よりも低い不純物濃度を有したオフセットドレイン領域が形成され、このオフセットドレイン領域が第１導電型半導体領域に重ならない部分と第１導電型半導体領域の表面の一部に重なる部分とからなり、ソース領域及びオフセットドレイン領域間のチャネル領域からオフセットドレイン領域の一部に跨がる表面にゲート絶縁膜を介してゲート電極が形成されて成るＭＯＳトランジスタを有して構成する。
オフセットドレイン領域の第１導電型半導体領域の表面の一部に重なる部分は、第１導電型不純物導入領域を第２導電型不純物で打ち消した領域で形成される。このため、例えば、オフセットドレイン領域としては、その第１導電型半導体領域に重ならない部分と第１導電型半導体領域の表面の一部に重なる部分とを、共に低濃度の第２導電型領域で形成した構成とすることができる。また、オフセットドレイン領域としては、その第１導電型半導体領域と重ならない部分を低濃度の第２導電型領域で形成し、その第１導電型半導体領域の表面の一部に重なる部分を第１導電型半導体領域の不純物濃度よりも低い不純物濃度の第１導電型領域で形成した構成とすることもできる。
ソース領域とオフセットドレイン領域間のチャネル領域、すなわち第１導電型半導体領域の表面のチャネル領域は、全域が均一な濃度で形成される。
上記ＭＯＳトランジスタでは、ＭＯＳトランジスタを分離する分離領域の直下に、第１導電型半導体領域と同時に形成された第１導電型の素子分離層（いわゆるチャネルストップ層）を有する。この場合、分離領域を選択酸化によるフィールド絶縁層で形成し、フィールド絶縁層直下の半導体表面が不純物濃度ピークとなるイオン注入により、第１導電型半導体領域及び第１導電型の素子分離層を形成することができる。
本発明に係る半導体装置は、ＣＭＯＳトランジスタを有する半導体装置に適用した場合、上記構成のオフセットドレイン型のＭＯＳトランジスタをＣＭＯＳトランジスタを構成する一方の第２導電型チャネルＭＯＳトランジスタとして形成し、この第２導電型チャネルＭＯＳトランジスタの第１導電型半導体領域をバックゲート領域となし、そのオフセットドレイン領域を、ＣＭＯＳトランジスタを構成する他方の第１導電型チャネルＭＯＳトランジスタのバックゲート領域と同時に形成して構成する。
本発明に係る半導体装置の製造方法は、半導体基体に素子形成領域を分離する分離領域を形成する工程と、素子形成領域に第１導電型半導体領域を形成する工程と、第１導電型半導体領域に重ならない部分と第１導電型半導体領域の表面の一部に重なる部分とからなり、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、第１導電型半導体領域及びオフセットドレイン領域に夫々第２導電型のソース領域及びドレイン領域を形成する工程と、ソース領域及びオフセットドレイン領域間の第１導電型半導体領域で構成されるチャネル領域からオフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有する。
本発明に係る半導体装置の製造方法は、第１導電型半導体基板に第２導電型埋込み領域を形成し、第２導電型エピタキシャル層を形成した後、素子形成領域を分離する選択酸化によるフィールド絶縁層を形成する工程と、素子形成領域に第１導電型半導体領域を形成する工程と、第１導電型半導体領域に重ならない部分と第１導電型半導体領域の表面の一部に重なる部分とにわたって第２導電型不純物を導入して、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、第１導電型半導体領域及びオフセットドレイン領域に夫々第２導電型のソース領域及びドレイン領域を形成する工程と、ソース領域及びオフセットドレイン領域間の第１導電型半導体領域で構成されるチャネル領域からオフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有する。
オフセットドレイン領域は、その第１導電型半導体領域に重ならない部分と第１導電型半導体領域の表面の一部に重なる部分を、共に低濃度の第２導電型領域となるように形成する。また、オフセットドレイン領域は、その第１導電型半導体領域に重ならない部分が低濃度の第２導電型領域となるように形成すると共に、その第１導電型半導体領域の表面の一部に重なる部分が第１導電型半導体領域の不純物濃度よりも低い不純物濃度を有する第１導電型領域となるように形成してもよい。
本発明では、第１導電型不純物をイオン注入した後、第２導電型不純物をイオン注入し、同時に活性化の熱処理を行って、第１導電型半導体領域及びオフセットドレイン領域を形成することができる。このとき、第１導電型不純物をイオン注入した後、表面側の一部に発生する不純物濃度ピーク部分を打ち消すに充分なドーズ量で第２導電型不純物をイオン注入する。
第１導電型半導体領域、オフセットドレイン領域、ソース領域及びドレイン領域の形成において、例えば、ドーズ量１×１０１３〜１×１０１４ｃｍ−２の第１導電型不純物をイオン注入し、ドーズ量５×１０１２〜１×１０１４ｃｍ−２の第２導電型不純物をイオン注入して、第１導電型半導体領域及びオフセットドレイン領域を形成し、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の第２導電型不純物をイオン注入して第２導電型のソース領域及びドレイン領域を形成することができる。
第１導電型半導体領域と分離領域直下の第１導電型の素子分離層とは、これ等を同時に形成する。このとき、分離領域直下の半導体表面がイオン注入時の不純物濃度ピークとなるように第１導電型不純物を導入し、第１導電型半導体領域と分離領域直下の第１導電型の素子分離層とを同時に形成する。不純物のイオン注入では、例えば、開口端部がテーパー状に形成されたポジ型レジストマスクを介して第１導電型不純物をイオン注入し、開口端部がテーパー状に形成されたポジ型レジストマスクを介して第２導電型不純物をイオン注入し、第１導電型半導体領域と分離領域直下の第１導電型の素子分離層とオフセットドレイン領域とを同時に形成する。
ソース領域及びオフセットドレイン領域間のチャネル領域、すなわち第１導電型半導体領域の表面のチャネル領域は、全域を均一な濃度で形成する。
本発明に係る半導体装置の製造方法は、ＣＭＯＳトランジスタを有する半導体装置の製造に適用した場合、上記第１導電型半導体領域を、ＣＭＯＳトランジスタを構成する一方の第２導電型チャネルＭＯＳトランジスタのバックゲート領域とし、上記オフセットドレイン領域を、ＣＭＯＳトランジスタを構成する他方の第１導電型チャネルＭＯＳトランジスタのバックゲート領域と同時に形成する。
本発明の半導体装置によれば、そのオフセットドレイン構造のＭＯＳトランジスタにおいて、第１導電型半導体領域に重ならない部分と第１導電型半導体領域の表面の一部に重なる部分からなる低濃度のオフセットドレイン領域が形成されるので、第１導電型半導体領域のチャネル領域側の表面の上記一部に形成される高濃度不純物領域がオフセットドレイン領域で打ち消されて除去される。これによって、ソース領域とオフセットドレイン領域間の第１導電型半導体領域で形成される実質的なチャネル領域の全域が均一な低濃度で形成され、スレッショルド電圧Ｖｔｈが設計値より大きくなったり、ばらついたりすることがなく、安定したスレッショルド電圧Ｖｔｈ及び安定した低オン抵抗が得られる。従って、高耐圧で且つ安定したスレッショルド電圧Ｖｔｈ及び低オン抵抗の両立したオフセットドレイン構造のＭＯＳトランジスタを実現することが可能になる。
オフセットドレイン領域の第１導電型半導体領域の表面の一部に重なる部分は、第１導電型不純物導入領域を第２導電型不純物で打ち消した領域で形成される。このため、オフセットドレイン領域が、その第１導電型半導体領域の表面の一部に重なる部分と第１導電型半導体領域に重ならない部分とを低濃度の第２導電型半導体領域にして形成されるときは、チャネル領域の全域が均一の濃度となり、設計通りの安定したスレッショルド電圧Ｖｔｈが得られる。また、オフセットドレイン領域の第１導電型半導体領域に重なる部分が第１導電型になったとしても、第１導電型半導体領域の不純物濃度より低濃度領域で形成されるので、実質的なスレッショルド電圧Ｖｔｈはソース領域及びオフセットドレイン領域間の濃度の高い第１導電型半導体領域、つまりチャネル領域で決められ、設計通りの安定したスレッショルド電圧Ｖｔｈが得られる。
第１導電型半導体領域と、分離領域の直下の第１導電型の素子分離層（いわゆるチャネルストップ層）とを同時に形成するので、製造工程の簡素化が図られる。そして、分離領域を選択酸化によるフィールド絶縁層で形成し、フィールド絶縁層直下の半導体表面が不純物濃度ピークとなるイオン注入により、第１導電型半導体領域及び第１導電型の素子分離層を同時に形成する場合も、上記のオフセットドレイン領域を有するので、表面側に不要な高濃度領域が形成されず、安定したスレッショルド電圧Ｖｔｈが得られる。
本発明のＭＯＳトランジスタをＣＭＯＳトランジスタに適用した場合には、上記構成のオフセットドレイン構造のＭＯＳトランジスタを、ＣＭＯＳトランジスタを構成する一方の第２導電型チャネルＭＯＳトランジスタとして形成し、この第２導電型チャネルＭＯＳトランジスタの第１導電型半導体領域をバックゲート領域となし、そのオフセットドレイン領域を、ＣＭＯＳトランジスタを構成する他方の第１導電型チャネルＭＯＳトランジスタのバックゲート領域と同時に形成する構成とすることにより、工程を追加せず、既存の工程数で高耐圧のＣＭＯＳトランジスタが得られる。
本発明の半導体装置の製造方法によれば、そのオフセットドレイン構造のＭＯＳトランジスタの製造において、上述した一連の工程、特に、第１導電型半導体領域に重ならない部分と第１導電型半導体領域の表面の一部に重なる部分とからなり、ドレイン領域の不純物濃度よりも低い不純物を有するオフセットドレイン領域を形成する工程を有するので、第１導電型半導体領域のチャネル領域側の表面の上記一部に形成される高濃度領域がオフセットドレイン領域で打ち消されて除去され、ソース領域及びオフセットドレイン領域間の第１導電型半導体領域で形成される実質的なチャネル領域の濃度を全域で均一にすることができる。従って、スレッショルド電圧Ｖｔｈが設計値より大きくなったり、ばらついたりせず、安定したスレッショルド電圧Ｖｔｈ及び低オン抵抗を両立したオフセットドレイン構造の高性能、高耐圧のＭＯＳトランジスタを容易且つ信頼性良く製造することができる。
オフセットドレイン領域を、その第１導電型半導体領域に重ならない部分と第１導電型半導体領域の表面の一部に重なる部分が、共に低濃度の第２導電型半導体領域となるように形成することにより、上記の安定したスレッショルド電圧Ｖｔｈ及び低オン抵抗を有するオフセットドレイン構造のＭＯＳトランジスタを製造することができる。また、オフセットドレイン領域を、その第１導電型半導体領域に重ならない部分が低濃度の第２導電型半導体領域となり、第１導電型半導体領域の表面の一部に重なる部分が第１導電型半導体領域の不純物濃度よりも低濃度の第１導電型半導体領域となるように形成するときも、その第１導電型半導体領域に重なる部分はオフセットドレイン領域として作用し、上記の安定したスレッショルド電圧Ｖｔｈ及び低オン抵抗を有するオフセットドレイン構造のＭＯＳトランジスタを製造することができる。
第１導電型不純物をイオン注入した後、第２導電型不純物をイオン注入し、同時に活性化の熱処理を行って、第１導電型半導体領域とオフセットドレイン領域を同時に形成するときは、製造の簡素化が図れる。このとき、第１導電型不純物をイオン注入した後、表面側の一部に発生する不純物濃度ピークを打ち消すに充分なドーズ量で第２導電型不純物をイオン注入することにより、上記表面側の一部に発生する第１導電型不純物の濃度ピークに対応する部分には第１導電型の高濃度領域は形成されず、全域で濃度が均一である実質的なチャネル領域を形成することができる。
第１導電型半導体領域及びオフセットドレイン領域の形成において、ドーズ量１×１０１３〜１×１０１４ｃｍ−２の第１導電型不純物をイオン注入し、ドーズ量５×１０１２〜１×１０１４ｃｍ−２の第２導電型不純物をイオン注入することにより、上述したオフセットドレイン領域と全域で均一な濃度のチャネル領域を有する第１導電型半導体領域とを形成できる。また、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の第２導電型不純物をイオン注入して第２導電型のソース領域及びドレイン領域を形成することにより、上記第１導電型半導体領域及びオフセットドレイン領域の形成と相俟って、上述したオフセットドレイン構造のＭＯＳトランジスタの製造を可能にする。
第１導電型半導体領域と分離層直下の第１導電型の素子分離層を同時に形成するので、製造工数を減らし、製造工程の簡素化を図ることができる。分離領域直下の半導体表面がイオン注入時の不純物濃度ピークとなるように第１導電型不純物を導入して、第１導電型半導体領域と第１導電型の素子分離層を同時に形成するときも、上述のようにしてオフセットドレイン領域を形成するので、チャネル領域側の表面に不要な高濃度領域が形成されることがない。イオン注入用のマスクとして、ポジ型のフォトレジストマスクを用いるときは、開口端部がテーパー状に形成され、このテーパー状の部分で第１導電型不純物の濃度ピークが表面側にくるが、上述のようにしてオフセットドレイン領域を形成するので、チャネル領域側の表面に不要な高濃度不純物領域が形成されることがない。
本発明のＭＯＳトランジスタの製造方法をＣＭＯＳトランジスタの製造に適用した場合には、上記第１導電型半導体領域をＣＭＯＳトランジスタを構成する一方の第２導電型チャネルＭＯＳトランジスタのバックゲート領域とし、上記オフセットドレイン領域をＣＭＯトランジスタを構成する他方の第１導電型チャネルＭＯＳトランジスタのバックゲート領域と同時に形成することにより、工程を追加することなく既存の工程数で、少なくとも一方のＭＯＳトランジスタを高耐圧で且つ安定したスレッショルド電圧Ｖｔｈ及び低オン抵抗を有するオフセットドレイン構造としてなるＣＭＯＳトランジスタを搭載した半導体装置を製造することが可能になる。
発明を実施するための最良の形態
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明に係る半導体装置、特に高性能高耐圧ＭＯＳトランジスタの一実施の形態を示す。
本実施の形態に係る高耐圧ＭＯＳトランジスタ２１は、いわゆるオフセットドレイン構造のＭＯＳトランジスタである。この高耐圧ＭＯＳトランジスタ２１は、第１導電型、例えばｐ型のシリコン半導体基板２２上に第２導電型、例えばｎ型の埋込み層２３を介してｎ型エピタキシャル層２４を成長し、素子分離領域、本例では選択酸化（ＬＯＣＯＳ）によるフィールド絶縁層２５で分離した素子形成領域に形成される。即ち、ｎ型埋込み層２３に接するように表面に臨んで、ｐ型半導体ウェル領域２６が形成されると共に、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域２７が形成される。このオフセットドレイン領域２７は、ｐ型半導体ウェル領域２６に重ならない部分と、ｐ型半導体ウェル領域２６の表面の一部に重なる部分とから成る。オフセットドレイン領域２７は、ｎ型不純物を導入して形成され、そのｐ型半導体ウェル領域２６の表面の一部に重なる部分はｐ型不純物導入領域をｎ型不純物で打ち消した領域で形成される。従って、オフセットドレイン領域２７は、図示のようにｐ型半導体ウェル領域２６に重ならない部分とｐ型半導体ウェル領域２６の表面の一部に重なる部分とを、共に低濃度の半導体領域、いわゆるｎ−半導体領域で形成することができる。また、オフセットドレイン領域２７は、ｐ型半導体ウェル領域２３と重ならない部分がｎ−半導体領域となり、ｐ型半導体ウェル領域２３の表面の一部に重なる部分がｐ型半導体ウェル領域２６の不純物濃度より低い不純物濃度のｐ型半導体領域（例えばｐ−−領域）となるように形成することもできる。このオフセットドレイン領域２７は、所謂ドリフト領域とも呼ばれる。フィールド絶縁層２５の直下にはｐ型素子分離層（いわゆるｐ型チャネルストップ層）３３が形成される。このｐ型素子分離層３３は、ｐ型半導体ウェル領域２６の形成工程で同時に形成される。
ｐ型半導体ウェル領域２６の表面には高濃度のｎ＋ソース領域２８Ｓが形成される。また、ｎ−半導体領域によるオフセットドレイン領域２７の表面には高濃度のｎ＋ドレイン領域２８Ｄが形成れる。そして、ｎ＋ソース領域２８Ｓ端に接するようにｐ型半導体ウェル領域２６表面のチャネル領域２８Ｃからオフセットドレイン領域２７の一部に跨がる表面上にゲート絶縁膜２９を介してゲート電極３０が形成される。ｎ＋ドレイン領域２８Ｄは、ゲート絶縁膜２９及びゲート電極３０の他端より離れた位置に形成される。ゲート電極３０を含む全面に例えばＳｉＯ２膜よりなる絶縁膜３１が形成され、絶縁膜３１に設けたコンタクトホールを介して、それぞれソース電極３２Ｓ及びドレイン電極３２Ｄがｎ＋ソース領域２８Ｓ及びｎ＋ドレイン領域２８Ｄに接続される。なお、フィールド絶縁層２５とその直下のｐ型チャネルストップ層３３で、実質的な素子分離領域が形成される。このようにして本実施の形態に係る高耐圧ＭＯＳトランジスタ２１が構成される。
この高耐圧ＭＯＳトランジスタ２１をＣＭＯＳトランジスタに適用した場合には、一方の第２導電型チャネルＭＯＳトランジスタを構成する上記オフセットドレイン領域２７が、図示せざるも他の領域に形成される第１導電型チャネルＭＯＳトランジスタにおけるバックゲート領域となる第２導電型の半導体ウェル領域と同時に形成される。即ち、高耐圧ＭＯＳトランジスタ２１を、ＣＭＯＳトランジスタを構成する一方のｎチャネルＭＯＳトランジスタとしたとき、ｎ＋ドレイン領域２８Ｄに電気的に接続する低濃度のｎ−半導体領域によるオフセットドレイン領域２７は、ＣＭＯＳトランジスタを構成する他方のｐチャネルＭＯＳトランジスタのバックゲート領域となるｎ型半導体ウェル領域の形成工程で同時に形成される。
図２〜図６は、上述の高耐圧ＭＯＳトランジスタ２１の製造方法の一実施の形態を示す。
先ず、図２Ａに示すように、第１導電型、例えばｐ型のシリコン半導体基板２２を用意し、この半導体基板２２の一主面に熱酸化による所要の厚さの絶縁膜４１を形成する。本例では９００℃〜１０００℃程度のスチーム酸化により厚さ３０ｎｍから５０ｎｍ程度のＳｉＯ２膜４１を形成する。次いで、フォトリソグラフィー技術及びイオンインプランテーション技術を用いて、素子形成領域に対応する部分に開口４２ａを有するフォトレジストマスク４２を形成すると共に、このフォトレジストマスク４２を介して第２導電型不純物、即ちｎ型不純物４０をイオン注入してｐ型半導体基板２２にｎ型イオン注入領域２３Ａを形成する。
本例ではドーズ量１×１０１３〜５×１０１３ｃｍ−２程度のリン（Ｐ）４０をイオン注入する。次いで、図２Ｂに示すようにフォトレジストマスク４２を除去した後、９５０℃〜１０００℃程度の熱処理を行い、ｎ型埋込み層２３を形成する。
次に、図２Ｃに示すように、熱酸化の絶縁膜４１を除去し、半導体基板２２上に所定の抵抗率、本例では５〜１０Ω・ｃｍのｎ型エピタキシャル層２４を成長する。この半導体基板２２、ｎ型埋込み層２３及びｎ型エピタキシャル層２４で、半導体基体が構成される。
次に、図３Ａに示すように、ｎ型エピタキシャル層２４の表面に熱酸化による酸化シリコン膜４３を形成する。本例では９００℃〜９５０℃程度のスチーム酸化により膜厚６０ｎｍ〜１００ｎｍのＳｉＯ２膜４３を形成する。
続いて、ＳｉＯ２膜４３上に減圧ＣＶＤ（化学気相成長）法により窒化シリコン膜４４を形成する。本例では膜厚８０ｎｍ〜１００ｎｍ程度のＳｉ３Ｎ４膜４４を形成する。
次に、図３Ｂに示すように、目的の高耐圧ＭＯＳトランジスタを形成すべき素子形成領域（いわゆるアクティブ領域）に対応する領域上にフォトリソグラフィ技術を用いてフォトレジストマスク４５を形成する。次いで、例えばＲＩＥ（反応性イオンエッチング）などの異方性エッチング技術を用いてＳｉ３Ｎ４膜４４、ＳｉＯ２膜４３及びｎ型エピタキシャル層２４の一部表面を選択的にエッチング除去する。
次に、フォトレジストマスク４５を除去した後、図３Ｃに示すように、選択酸化（ＬＯＣＯＳ）処理してフィールド絶縁層２５を形成する。本例では９５０℃〜１０００℃程度のスチーム酸化で酸化膜厚が６００ｎｍ〜９００ｎｍ程度の酸化シリコン層２５を形成する。このとき、予め選択酸化される領域のエピタキシャル層２４の表面が選択除去されているので、フィールド絶縁層２４はエピタキシャル層２４と同一面となるように形成される。このフィールド絶縁層２５で囲まれた領域が素子形成領域４６となる。続いて、ホットリン酸によりＳｉ３Ｎ４膜４４を除去する。更に、フッ酸（ＨＦ）系薬液を用いてｎ型エピタキシャル層２４表面のＳｉＯ２膜４３を除去した後、再び熱酸化膜、本例では９５０℃〜１０００℃のスチーム酸化で膜厚２０ｎｍ〜５０ｎｍ程度のＳｉＯに膜４７を形成する。
次に、図４Ａに示すように、フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、その後に形成されるべきフィールド絶縁層２５の一部直下の半導体領域、及びアクティブ領域となるｐ型半導体ウェル領域に対応した領域に、ｐ型不純物４９をイオン注入する。
即ち、フィールド絶縁層２５を形成した後に、例えばポジ型のフォトレジスト膜をパターニングして、素子形成領域４６の一半部から一方の側のフィールド絶縁層２５の一部に跨がるような開口４８ａと、フィールド絶縁層２５上に位置した開口４８ｂとを有するフォトレジストマスク４８を形成する。フォトレジストマスク４８がポジ型のフォトレジストマスクであるので、その開口４８ａ，４８ｂの開口端部は図示するようにテーパー状に形成される。
続いて、このフォトレジストマスク４８を介して、ｐ型不純物４９をイオン注入する。本例ではドーズ量１×１０１３〜１×１０１４ｃｍ−２程度のボロン（Ｂ）４９をイオン注入する。ボロン４９のイオン注入では、フィールド絶縁層２５直下のｎ型エピタキシャル層表面、アクティブ領域ではｎ＋埋込み層２３の表面（従ってその深さ位置）でボロン濃度がピーク５０になるように行われる。従って、フォトレジストマスク４８の開口端部（テーパー状端部）直下のアクティブ領域では、ボロンイオンがフォトレジストマスク４８を突き抜け、フォトレジストマスク４８のテーパー角度に沿ってボロン濃度のピーク５０がｎ型エピタキシャル層２４の表面付近へ移動される。
次に、フォトレジストマスク４８を除去し、図４Ｂに示すように、再度フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、その後に形成されるべき低濃度のオフセットドレイン領域に対応した領域に、ｎ型不純物５６をイオン注入する。
即ち、例えばポジ型のフォトレジストマスク５１を形成し、このフォトレジストマスク５１を介してｎ型不純物をイオン注入する。このｎ型不純物のイオン注入は、先にイオン注入したｐ型不純物の表面側の濃度ピーク５０部分を打ち消すようにｐ型不純物イオン注入領域へ延長して行われる。本例ではドーズ量が５×１０１２〜１×１０１４ｃｍ−２程度のリン（Ｐ）をイオン注入する。５７はリン濃度ピーク部分を示す。
次に、図５Ａに示すように、フォトレジストマスク５１を除去した後、熱処理を行い、本例では１１００℃〜１２００℃程度の熱処理を行い、フィールド絶縁層２５の一部直下に素子分離層となるｐ型チャネルストップ層３３を形成すると共に、アクティブ領域にｐ型半導体ウェル領域２６とオフセットドレイン領域となるｎ−半導体領域２７を同時に形成する。ｎ−半導体領域２７は、ｎ型埋込み層２３に達すると共に、ｐ型半導体ウェル領域２６に重ならないアクティブ領域から一部がｐ型半導体ウェル領域２６の表面の一部に重なるように形成される。このｎ−半導体領域２７がｐ型半導体ウェル領域２６の表面の一部に重なる部分は、本来ｐ型半導体ウェル領域２６表面のチャネル領域２８Ｃに在ってｐ型不純物濃度が高い部分であるが、ｎ−半導体領域２７によりこの高濃度の部分が打ち消される。即ち、ｎ−半導体領域２７のｐ型半導体ウェル領域２６に重なる部分では、ｎ型不純物のドーズ量によってｎ−領域となったり、ｐ−−領域となったりする。ｐ−−領域であってもｐ型半導体ウェル領域２６の不純物濃度より低濃度であるので、このｎ−領域、ｐ−−領域は実質的にオフセットドレイン領域となる。
ｐ型半導体ウェル領域２６は、ｎ型埋込み層２３に達し且つ表面のチャネル領域２８Ｃの全域が均一の低濃度となるように形成される。表面には熱酸化によるＳｉＯ２膜５２が形成される。
次に、フッ酸（ＨＦ）系薬液を用いて表面のＳｉＯ２膜５２を除去し、図５Ｂに示すように、ｐ型半導体ウェル領域２６及びｎ−半導体領域によるオフセットドレイン領域２７の表面を含む全面にゲート絶縁膜２９及びゲート電極材料膜３０１を順次に形成する。
本例では、９５０℃〜１０００℃程度のスチーム酸化で膜厚２０ｎｍ〜５０ｎｍ程度のゲート絶縁膜（ＳｉＯ２膜）２９を形成する。続いて、ＣＶＤ法により膜厚４００ｎｍ程度のｎ型不純物をドープしたｎ＋多結晶シリコン膜によるゲート電極材料膜３０１を形成する。
次に、図５Ｃに示すように、フォトリソグラフィ技術及びＲＩＥ等の異方性エッチング技術を用いて、ゲート絶縁膜２９及びゲート電極材料膜３０１を選択除去し、ゲート形成領域のみにゲート絶縁膜２９及びゲート電極３０を形成する。ゲート絶縁膜２９及びゲート電極３０は、ｐ型半導体ウェル領域２６の表面によるチャネル領域２８Ｃからｎ−半導体領域２７の一部に跨がって形成する。
続いて、フォトレジストマスク（図示せず）を除去した後、全面に熱酸化膜５４を形成する。本例では８００℃〜９００℃程度のスチーム酸化で膜厚１０ｎｍ〜２０ｎｍ程度の酸化シリコン膜（ＳｉＯ２膜）５４を形成する。
次に、フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、バックゲート領域となるｐ型半導体ウェル領域２６の電位取出し領域（いわゆるバックゲート取出し領域）にｐ型不純物をイオン注入する（図示せず）。本例ではドーズ量１×１０１５ｃｍ−２程度のボロン（Ｂ）をイオン注入する。
更に、上記のフォトレジストマスクを除去した後、同様にフォトリソグラフィ技術及びイオンインプランテーション技術を用いて、ｐ型半導体ウェル領域２６のソース形成領域とｎ−半導体領域２７のドレイン形成領域に、夫々ｎ型不純物をイオン注入する（図示せず）。本例ではドーズ量１×１０１５〜１×１０１６ｃｍ−２程度の砒素（Ａｓ）をイオン注入する。
次に、上記のフォトレジストマスク（図示せず）を除去した後、図６Ａに示すように、ＣＶＤ法により絶縁膜、本例では膜厚６００ｎｍ程度のＳｉＯ２膜５５を形成し、更に所定温度、本例では８５０℃〜９５０℃程度の熱処理を行い、ｐ型半導体ウェル領域２６内のｎ＋ソース領域２８Ｓ及びｎ−半導体領域２７内のｎ＋ドレイン領域２８Ｄを形成する。同時にｐ型半導体ウェル領域２６内にｐ＋ウェル領域取出し領域（図示せず）を形成する。ＳｉＯ２膜５４及びＳｉＯ２膜５５で絶縁膜３１が形成される。
次に、図６Ｂに示すように、フォトリソグラフィ技術及びＲＩＥ等の異方性エッチング技術を用いて、ソース、ドレイン、ゲートのそれぞれの取出し領域に対応した部分の絶縁膜３１に選択的にコンタクト孔を形成し、これらのコンタクト孔を介してソース領域２８Ｓに接続するソース電極３２Ｓ、ドレイン領域２８Ｄに接続するドレイン電極３２Ｄ、ｐ型半導体ウェル領域２６に接続するｐ＋ウェル取出し電極（図示せず）、ゲート電極３０に接続するゲート取出し電極（図示せず）を形成する。ソース電極３２Ｓ、ドレイン電極３２Ｄ、ウェル取出し電極及びゲート取出し電極は、例えばＡｌ膜、又は下からＴｉ，ＴｉＯＮ，Ｔｉ，Ａｌ−Ｓｉと順次積層したＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ積層膜等のバリアメタルを含む金属膜、等を蒸着し、フォトリソグラフィ技術及びＲＩＥ技術によってパターニングして形成することができる。
このようにして目的の高性能高耐圧ＭＯＳトランジスタ２１を有する半導体装置を得る。
上述の高耐圧ＭＯＳトランジスタ２１を有する半導体装置の製造方法を、ＣＭＯＳトランジスタを有する半導体装置の製造に適用した場合には、上記第１導電型半導体領域２６を、ＣＭＯＳトランジスタを構成する一方の第２導電型チャネルＭＯＳトランジスタのバックゲート領域とし、上記オフセットドレイン領域２７を、ＣＭＯＳトランジスタを構成する他方の第１導電型チャネルＭＯＳトランジスタのバックゲート領域と同時に形成する。即ち、高耐圧ＭＯＳトランジスタ２１を、ＣＭＯＳトランジスタを構成する一方のｎチャネルＭＯＳトランジスタとしたとき、図４Ｂに示すオフセットドレイン領域２７を形成するためのｎ型不純物５６のイオン注入工程では同時に、他方のｐチャネルＭＯＳトランジスタのバックゲート領域となるｎ型半導体ウェル領域（図示せず）を形成すべき領域にも同じｎ型不純物５６をイオン注入する。次いで、図５Ａの熱処理工程で、ｎチャネルＭＯＳトランジスタ２１のｐ型半導体ウェル領域（バックゲート領域）２６及びｎ−半導体領域によるオフセットドレイン領域２７と、ｐチャネルＭＯＳトランジスタのｎ型半導体ウェル領域（バックゲート領域：図示せず）とを同時に形成するようになす。以後、既存の工程を経てＣＭＯＳトランジスタを有する半導体装置を製造する。
本実施の形態に係るオフセットドレイン構造を有する高耐圧ＭＯＳトランジスタ２１によれば、ｐ型半導体ウェル領域２６に重ならない部分とｐ型半導体ウェル領域２６の表面の一部に重なる部分とからなる低濃度のオフセットドレイン領域（ｎ−半導体領域）２７が形成されるので、ゲート絶縁膜２９直下のｐ型半導体ウェル領域２６の表面の一部、したがってチャネル領域２８Ｃの一部に形成される高濃度不純物領域が、オフセットドレイン領域２７のｐ型半導体ウェル領域２６に重なる部分で打つ消されて除去される。これによって、ソース領域２８Ｓとオフセットドレイン領域２７との間のｐ型半導体ウェル領域によるチャネル領域２８Ｃの全域が均一な低濃度で形成される。従って、スレッショルド電圧Ｖｔｈが設計値より大きくなったり、ばらつくことがなく安定したスレッショルド電圧Ｖｔｈが得られると共に、安定した低オン抵抗が得られる。つまり、高耐圧と、安定したスレッショルド電圧Ｖｔｈ及び低オン抵抗とを両立した、高性能高耐圧ＭＯＳトランジスタを実現することができる。
ＭＯＳトランジスタ２１をＣＭＯＳトランジスタに適用した場合には、このオフセットドレイン構造のＭＯＳトランジスタ２１を、ＣＭＯＳトランジスタを構成する一方のｎチャネルＭＯＳトランジスタとして形成し、このｎチャネルＭＯＳトランジスタ２１のオフセットドレイン領域（ｎ−半導体領域）２７を、ＣＭＯＳトランジスタを構成する他方のｐチャネルＭＯＳトランジスタのバックゲート領域となるｎ型半導体ウェル領域と同時に形成する構成とすることにより、工程を追加せず、既存の工程数で高耐圧のＣＭＯＳトランジスタを得ることができる。
また、本実施の形態に係る高耐圧ＭＯＳトランジスタの製造方法によれば、前述した一連の工程、特にバックゲート領域となるｐ型半導体ウェル領域２６に重ならない部分とｐ型半導体ウェル領域２６の表面の一部に重なる部分とからなる低濃度のオフセットドレイン領域２７を形成する工程を有するので、ｐ型半導体ウェル領域２６のチャネル領域側の表面の上記一部に形成される高濃度領域がオフセットドレイン領域２７で打ち消されて除去され、ソース領域２８Ｓ及びオフセットドレイン領域２７間のｐ型半導体ウェル領域２６で形成されるチャネル領域２８Ｃの濃度を全域で均一にすることができる。従って、高耐圧と、スレッショルド電圧Ｖｔｈ及び低オン抵抗とを両立した高性能、高耐圧のＭＯＳトランジスタ２１を容易且つ安定して製造することができる。
上記高耐圧ＭＯＳトランジスタ２１の製造方法をＣＭＯＳトランジスタの製造に適用した場合には、上記ｐ型半導体ウェル領域２１をＣＭＯＳトランジスタを構成する一方のｎチャネルＭＯＳトランジスタのバックゲート領域とし、上記オフセットドレイン領域２７をＣＭＯＳトランジスタを構成する他方のｐチャネルＭＯＳトランジスタのバックゲート領域となるｎ型半導体ウェル領域と同時に形成することにより、工程を追加することなく、既存の工程数で、少なくとも一方のｎチャネルＭＯＳトランジスタを安定したスレッショルド電圧Ｖｔｈ及び低オン抵抗を有するオフセットドレイン構造として成るＣＭＯＳトランジスタを搭載した半導体装置を製造することができる。
【図面の簡単な説明】
図１は本発明に係る半導体装置、特にその高耐圧ＭＯＳトランジスタの一実施の形態を示す構成図である。
図２Ａ〜Ｃは本発明に係る半導体装置、特にその高耐圧ＭＯＳトランジスタの製造方法の一実施の形態を示す製造工程図（その１）である。
図３Ａ〜Ｃは本発明に係る半導体装置、特にその高耐圧ＭＯＳトランジスタの製造方法の一実施の形態を示す製造工程図（その２）である。
図４Ａ〜Ｂは本発明に係る半導体装置、特にその高耐圧ＭＯＳトランジスタの製造方法の一実施の形態を示す製造工程図（その３）である。
図５Ａ〜Ｃは本発明に係る半導体装置、特にその高耐圧ＭＯＳトランジスタの製造方法の一実施の形態を示す製造工程図（その４）である。
図６Ａ〜Ｂは本発明に係る半導体装置、特にその高耐圧ＭＯＳトランジスタの製造方法の一実施の形態を示す製造工程図（その５）である。
図７Ａは従来の半導体装置、特にその高耐圧ＭＯＳトランジスタの一例を示す構成図である。
図７Ｂは図７Ａの製造途中の工程を示す工程図である。
図８は従来の半導体装置、特にその高耐圧ＭＯＳトランジスタの他の例を示す構成図である。
引用符号の説明
１，１８，２１・・・高耐圧ＭＯＳトランジスタ
２，２２・・・第１導電型半導体基板
４，２３・・・第２導電型埋込み層
５，２４・・・第２導電型エピタキシャル層
３，２５・・・フィールド絶縁層
６，２６・・・第１導電型半導体ウェル領域
７，２０，２７・・・オフセットドレイン領域
８Ｓ，２８Ｓ・・・ソース領域
８Ｄ，２８Ｄ・・・ドレイン領域
８Ｃ，２８Ｃ・・・チャネル領域
９，２９・・・ゲート絶縁膜
１０，３０・・・ゲート電極
３０１・・・ゲート電極材料膜
３１・・・絶縁膜
１１Ｓ，３２Ｓ・・・ソース電極
１１Ｄ，３２Ｄ・・・ドレイン電極
１９，３３・・・チャネルストップ層
４０・・・ｎ型不純物
４１・・・熱酸化の絶縁膜
１４，４２，４５，５１・・・フォトレジストマスク
４３，５４・・・酸化シリコン膜
４４・・・窒化シリコン膜
４６・・・素子形成領域
４７，５５・・・ＳｉＯ2膜
４８・・・フォトレジストマスク
１４ａ，１４ｂ，４８ａ，４８ｂ・・・開口
４９・・・ｐ型不純物
１５，５０・・・ｐ型不純物濃度ピーク
５６・・・ｎ型不純物
５７・・・ｎ型不純物濃度ピーク

Claims (20)

  1. 第１導電型半導体領域に第２導電型のソース領域が形成され、第２導電型のドレイン領域に電気的に接続され、該ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域が形成され、前記オフセットドレイン領域は、前記第１導電型半導体領域に重ならない部分と、前記第１導電型半導体領域の表面の一部に重なる部分とからなり、前記ソース領域及び前記オフセットドレイン領域間のチャネル領域から前記オフセットドレイン領域の一部に跨がる表面にゲート絶縁膜を介してゲート電極が形成されて成るＭＯＳトランジスタを有してなることを特徴とする半導体装置。
  2. 前記オフセットドレイン領域の前記第１導電型半導体領域の表面の一部に重なる部分が、第１導電型不純物導入領域を第２導電型不純物で打ち消した領域で形成されて成ることを特徴とする請求の範囲第１項記載の半導体装置。
  3. 前記オフセットドレイン領域の前記第１導電型半導体領域に重ならない部分と前記第１導電型半導体領域の表面の一部に重なる部分が、共に第２導電型領域で形成されて成ることを特徴とする請求の範囲第１項記載の半導体装置。
  4. 前記オフセットドレイン領域の前記第１導電型半導体領域と重ならない部分が第２導電型領域で形成され、前記オフセットドレイン領域の第１導電型半導体領域の表面の一部に重なる部分が前記第１導電型半導体領域の不純物濃度よりも低い不純物濃度の第１導電型領域で形成されて成ることを特徴とする請求の範囲第１項記載の半導体装置。
  5. 前記ＭＯＳトランジスタがＣＭＯＳトランジスタを構成する一方の第２導電型チャネルＭＯＳトランジスタとして形成され、前記第１導電型半導体領域が前記第２導電型チャネルＭＯＳトランジスタのバックゲート領域となり、前記オフセットドレイン領域が、前記ＣＭＯＳトランジスタを構成する第１導電型チャネルＭＯＳトランジスタのバックゲート領域と同時に形成されて成ることを特徴とする請求の範囲第１項記載の半導体装置。
  6. 前記ＭＯＳトランジスタを分離する分離領域の直下に、前記第１導電型半導体領域と同時に形成された第１導電型の素子分離層を有して成ることを特徴とする請求の範囲第１項記載の半導体装置。
  7. 前記分離領域が選択酸化によるフィールド絶縁層で形成され、前記フィールド絶縁層直下の半導体表面が不純物濃度ピークとなるイオン注入により、前記第１導電型半導体領域及び前記第１導電型の素子分離層が形成されて成ることを特徴とする請求の範囲第６項記載の半導体装置。
  8. 前記第１導電型半導体領域の表面のチャネル領域の全域が均一な濃度で形成されて成ることを特徴とする請求の範囲第１項記載の半導体装置。
  9. 半導体基体に素子形成領域を分離する分離領域を形成する工程と、前記素子形成領域に第１導電型半導体領域を形成する工程と、前記第１導電型半導体領域に重ならない部分と前記第１導電型半導体領域の表面の一部に重なる部分とからなり、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、前記第１導電型半導体領域及び前記オフセットドレイン領域に夫々第２導電型のソース領域及びドレイン領域を形成する工程と、前記ソース領域及び前記オフセットドレイン領域間の前記第１導電型半導体領域で構成されるチャネル領域から前記オフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
  10. 第１導電型半導体基板に第２導電型埋込み領域を形成し、第２導電型エピタキシャル層を形成した後、素子形成領域を分離する選択酸化によるフィールド絶縁層を形成する工程と、前記素子形成領域に第１導電型半導体領域を形成する工程と、前記第１導電型半導体領域に重ならない部分と前記第１導電型半導体領域の表面の一部に重なる部分とにわたって第２導電型不純物を導入して、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、前記第１導電型半導体領域及び前記オフセットドレイン領域に夫々第２導電型のソース領域及びドレイン領域を形成する工程と、前記ソース領域及び前記オフセットドレイン領域間の前記第１導電型半導体領域で構成されるチャネル領域から前記オフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
  11. 前記オフセットドレイン領域の前記第１導電型半導体領域に重ならない部分と前記第１導電型半導体領域の表面の一部に重なる部分を、共に第２導電型領域となるように形成することを特徴とする請求の範囲第９項記載の半導体装置の製造方法。
  12. 前記オフセットドレイン領域の前記第１導電型半導体領域に重ならない部分を第２導電型領域となるように形成すると共に、前記オフセットドレイン領域の前記第１導電型半導体領域の表面の一部に重なる部分を前記第１導電型半導体領域の不純物濃度よりも低い不純物濃度を有する第１導電型領域となるように形成することを特徴とする請求の範囲第９項記載の半導体装置の製造方法。
  13. 第１導電型不純物をイオン注入した後、第２導電型不純物をイオン注入し、同時に活性化の熱処理を行って、前記第１導電型半導体領域及び前記オフセットドレイン領域を形成することを特徴とする請求の範囲第１０項記載の半導体装置の製造方法。
  14. 前記第１導電型不純物をイオン注入した後、表面側の不純物濃度ピーク部分を打ち消すに充分なドーズ量で第２導電型不純物をイオン注入することを特徴とする請求の範囲第１３項記載の半導体装置の製造方法。
  15. ドーズ量１×１０１３〜１×１０１４ｃｍ−２の第１導電型不純物をイオン注入し、ドーズ量５×１０１２〜１×１０１４ｃｍ−２の第２導電型不純物をイオン注入して、前記第１導電型半導体領域及び前記オフセットドレイン領域を形成し、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の第２導電型不純物をイオン注入して前記第２導電型のソース領域及びドレイン領域を形成することを特徴とする請求の範囲第１０項記載の半導体装置の製造方法。
  16. 前記第１導電型半導体領域と前記分離領域直下の第１導電型の素子分離層とを同時に形成することを特徴とする請求の範囲第９項記載の半導体装置の製造方法。
  17. 前記分離領域直下の半導体表面がイオン注入時の不純物濃度ピークとなるように第１導電型不純物を導入し、前記第１導電型半導体領域と前記分離領域直下の第１導電型の素子分離層とを同時に形成することを特徴とする請求の範囲第１６項記載の半導体装置の製造方法。
  18. 開口端部がテーパー状に形成されたポジ型レジストマスクを介して第１導電型不純物をイオン注入し、開口端部がテーパー状に形成されたポジ型レジストマスクを介して第２導電型不純物をイオン注入し、前記第１導電型半導体領域と前記分離領域直下の第１導電型の素子分離層と前記オフセットドレイン領域とを同時に形成することを特徴とする請求の範囲第１０項記載の半導体装置の製造方法。
  19. 前記第１導電型半導体領域を、ＣＭＯＳトランジスタを構成する一方の第２導電型チャネルＭＯＳトランジスタのバックゲート領域とし、前記オフセットドレイン領域を、前記ＣＭＯＳトランジスタを構成する他方の第１導電型チャネルＭＯＳトランジスタのバックゲート領域と同時に形成することを特徴とする請求の範囲第９項記載の半導体装置の製造方法。
  20. 前記第１導電型半導体領域を、ＣＭＯＳトランジスタを構成する一方の第２導電型チャネルＭＯＳトランジスタのバックゲート領域とし、前記オフセットドレイン領域を、前記ＣＭＯＳトランジスタを構成する他方の第１導電型チャネルＭＯＳトランジスタのバックゲート領域と同時に形成することを特徴とする請求の範囲第１０項記載の半導体装置の製造方法。
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