JPWO2003021685A1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
本発明は、高耐圧MOSトランジスタを有する半導体装置及びその製造方法に関する。本発明の半導体装置は、第1導電型半導体領域に第2導電型のソース領域が形成され、第2導電型のドレイン領域に接続され、ドレイン領域の不純物濃度よりも低濃度のオフセットドレイン領域が形成され、オフセットドレイン領域は、第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とからなり、ソース領域及びオフセットドレイン領域間のチャネル領域からオフセットドレイン領域の一部に跨がる表面にゲート絶縁膜を介してゲート電極が形成されて成るMOSトランジスタを有する。これにより、安定したスレッショルド電圧Vth及び低オン抵抗を有するオフセットドレイン型のMOSトランジスタが得られる。
Description
技術分野
本発明は、高耐圧MOSトランジスタを有する半導体装置及びその製造方法に関する。より詳しくはオフセットドレイン構造の高耐圧MOSトランジスタを有する半導体装置及びその製造方法に関する。
背景技術
近年、パーソナルコンピュータ、家庭用テレビジョン受像機の大型化に伴い、ディスプレイ市場が急速に拡大してきている。また、現在ディスプレイ分野においては、高精細、高輝度、広視野角、高コントラスト等優れた視認性として陰極線管が最も一般的である。一方、大型化に伴う占有面積の増加が注目され、液晶ディスプレイやプロジェクターディスプレイに加え、有機エレクトロルミネッセンスディスプレイ等の薄型化が可能なフラットパネルディスプレイが陰極線管に代わる次世代ディスプレイとして期待されている。こうした中、半導体分野においても高耐圧駆動用IC、例えば高耐圧ディスプレイドライバ用ICを形成できる高耐圧プロセスが要求されている。
例えば、従来構造のMOSトランジスタは、図示せざるも、バックゲート領域となる第1導電型の半導体ウェル領域に第2導電型のソース領域及びドレイン領域を形成し、ソース領域及びドレイン領域間の半導体ウェル領域表面にゲート絶縁膜を介してゲート電極を形成して、いわゆる対称形に構成される。このようなMOSトランジスタでは、ゲート長を短くする程、チャネル領域の抵抗成分が小さくなり動作スピードの速いMOSトランジスタとなる。しかし、このような構造のMOSトランジスタにおいては、動作スピードを上げる為にゲート長を短しようとすると、ドレイン電圧を上げて行った場合、ドレイン領域からの空乏層がソース領域に到達しブレークダウンを起こしてしまので、耐圧がとれない。
そこで、高耐圧MOSトランジスタとして、ソースードレイン間耐圧を高めるようにしたオフセットドレイン型の横方向動作MOSトランジスタ、いわゆるLD(ラテラル・ディフーズド)MOSトランジスタと呼ばれるものが開発されている。図8は、オフセットドレイン型の高耐圧MOSトランジスタの一例を示す。本例はnチャネルMOSトランジスタに適用した場合である。この高耐圧MOSトランジスタ18は、バックゲート領域となるp型の半導体ウェル領域6内に低濃度のn−半導体領域によるオフセットドレイン領域20を作り込む構造である。即ち、第1導電型、例えばp型のシリコン半導体基板2上に、第2導電型であるn型の埋込み層4を介してn型エピタキシャル層5を成長した後、素子分離領域、例えば選択酸化(いわゆるLOCOS)によるフィールド絶縁層3で分離した素子形成領域が形成される。この素子形成領域内にn型埋込み層4に接するように、表面に臨んでp型半導体ウェル領域6が形成され、このp型半導体ウェル領域6内にドレイン領域8Dの不純物濃度よりも低い不純物濃度のn−半導体領域、いわゆるオフセットドレイン領域20が形成される。そして、p型半導体ウェル領域6内に高濃度のn+ソース領域8Sが形成されると共に、オフセットドレイン領域20内にゲートより離れて高濃度のn+ドレイン領域8Dが形成され、ソース領域8Sとオフセットドレイン領域20間のp型半導体ウェル領域6によるチャネル領域8Cの表面にゲート絶縁膜9を介してゲート電極10が形成される。ソース領域8S及びドレイン領域8Dは、それぞれソース電極11S及びドレイン電極11Dが接続される。12は、SiO2等による絶縁膜である。このようにして、高耐圧MOSトランジスタ18が構成される。このオフセットドレイン型の高耐圧MOSトランジスタ18では、ドレイン電圧の印加時に発生する空乏層を低濃度のn−半導体領域によるオフセットドレイン領域20側に広げることで、電界を緩和して高耐圧化を図っている。図8の高耐圧MOSトランジスタ18においては、オフセットドレイン領域20を形成するための別工程を新たに追加する必要がある。
一方、オフセットドレイン型の高耐圧MOSトランジスタをCMOSトランジスタに適用した場合に、工程を追加せずに既存の工程で作製できる構造のオフセットドレイン型の高耐圧MOSトランジスタが提案されている。図7Aは、CMOSトランジスタの既存の工程で作製できるオフセットドレイン型の高耐圧MOSトランジスタの基本構造を示す。
この高耐圧MOSトランジスタ1は、第1導電型、例えばp型のシリコン半導体基板2上に第2導電型、例えばn型の埋込み層4を介してn型エピタキシャル層5を成長した後、素子分離領域、例えば選択酸化(いわゆるLOCOS)によるフィールド絶縁層3で分離した素子形成領域内に形成される。即ち、この素子形成領域内にn型埋込み層4に接するように、表面に臨んでバックゲート領域となるp型半導体ウェル領域6と、ドレイン領域の不純物濃度よりも低濃度のn−半導体領域、いわゆるオフセットドレイン領域7が形成される。フィールド絶縁層3の直下のp型の素子分離層、いわゆるチャネルストップ層19は、p型ウェル領域6と同じ工程で同時に形成される。p型半導体ウェル領域7内には高濃度のn+ソース領域8Sが形成されると共に、オフセットドレイン領域であるn−半導体領域7内にはゲートより離れて高濃度のn+ドレイン領域8Dが形成される。そして、p型半導体ウェル領域6によるチャネル領域8Cからオフセットドレイン領域であるn−半導体領域7の一部にわたる表面にゲート絶縁膜9を介してゲート電極10が形成される。ソース領域8S及びドレイン領域8Dは、それぞれソース電極11S及びドレイン電極11Dが接続される。12は、SiO2等による絶縁膜である。このようにして高耐圧MOSトランジスタ1が構成される。
この高耐圧MOSトランジスタ1では、前述と同様に、ソース電極11S、ドレイン電極11D間に逆バイアスが印加されると、p型半導体ウェル領域6とn−半導体領域によるオフセットドレイン領域(ドリフト領域とも呼ばれる)7との間のpn接合からn−半導体領域7へ空乏層が延びる。このn−半導体領域7への空乏層の延びを利用して、電界を緩和することでMOSトランジスタ1の耐圧を確保している。
上述の高耐圧MOSトランジスタ1をCMOSトランジスタに適用した場合には、一方の第2導電型チャネルMOSトランジスタを構成する上記オフセットドレイン領域7を、図示せざるも他の領域に形成される他方の第1導電型チャネルMOSトランジスタにおけるバックゲート領域となる半導体ウェル領域と同時に形成するようになされる。即ち、上記高耐圧MOSトランジスタ1を、CMOSトランジスタを構成する一方のnチャネルMOSトランジスタとしたとき、n+ドレイン領域8Dに接続する低濃度のn−半導体領域によるオフセットドレイン領域7は、CMOSトランジスタを構成する他方のpチャネルMOSトランジスタのバックゲートとなるn型半導体ウェル領域の形成工程で同時に形成される。これにより、既存の工程数でオフセットドレイン型の高耐圧MOSトランジスタを有するCMOSトランジスタを製造することができる。
ところで、上述の高耐圧MOSトランジスタ1では、素子分離層(p型チャネルストップ層)19とp型半導体ウェル領域6の形成工程を兼用しているため、図7Bに示すようにn型エピタキシャル層5を成長し、LOCOSによるフィールド絶縁層3を形成した後に、素子分離層19とp型半導体ウェル領域6を同時に形成していた。即ち、フィールド絶縁層3を形成した後に、例えばポジ型のフォトレジスト膜をパターニングして、フィールド絶縁層3の一部に跨がるような開口14aと、フィールド絶縁層3上に位置した開口14bとを有するフォトレジストマスク14を形成し、このフォトレジストマスク14を介してp型不純物イオン、例えばボロン16をイオン注入してp型半導体ウェル領域6と素子分離層(p型チャネルストップ層)19を形成していた。このため、イオン注入条件は、素子分離層19の形成を考慮し、フィールド絶縁層3直下のn型エピタキシャル層5の表面(従ってその深さ位置)で不純物濃度がピーク15になるように設計される。なお、ポジ型のフォトレジストマスク14では、フォトレジスト膜に対する露光時の光の干渉により、開口14a,14bの端部は図示するようにテーパー状に形成される。
上述の高耐圧MOSトランジスタ1では、フィールド絶縁層3の膜厚が例えば800nm程度であり、イオン注入エネルギーは360keV程度である。このようにイオン注入エネルギーが大きくなると、フォトレジストマスク14の膜厚も厚膜化する必要があり、例えば2.4μm程度必要になる。このようにプロセス条件の最適化をすることで、工程の兼用化が可能になる。
しかし、イオン注入の高エネルギー化に伴ってスレッショルド電圧Vthが設計値より大きくなったり、ばらついたりする重要な問題があった。即ち、図7Bに示すようにイオン注入エネルギーが大きいと、素子形成領域側では、フォトレジストマスク14の開口端部(テーパー状端部)において不純物イオン16がフォトレジストマスク14を突き抜け、フォトレジストマスク14のテーパー角度に沿って不純物濃度のピーク15がn型エピタキシャル層5表面付近へ移動し、スレッショルド電圧Vthに重大な影響を及ぼす高濃度不純物領域17(図7A参照)が形成されてしまう。
発明の開示
本発明は、チャネル領域の一部に高濃度不純物領域が形成されるのを阻止し、高耐圧で安定したスレッショルド電圧Vth及び低オン抵抗の両立を可能にした高耐圧MOSトランジスタを有する半導体装置及びその製造方法を提供するものである。
本発明に係る半導体装置は、第1導電型半導体領域に第2導電型のソース領域が形成され、第2導電型のドレイン領域に電気的に接続され該ドレイン領域の不純物濃度よりも低い不純物濃度を有したオフセットドレイン領域が形成され、このオフセットドレイン領域が第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とからなり、ソース領域及びオフセットドレイン領域間のチャネル領域からオフセットドレイン領域の一部に跨がる表面にゲート絶縁膜を介してゲート電極が形成されて成るMOSトランジスタを有して構成する。
オフセットドレイン領域の第1導電型半導体領域の表面の一部に重なる部分は、第1導電型不純物導入領域を第2導電型不純物で打ち消した領域で形成される。このため、例えば、オフセットドレイン領域としては、その第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とを、共に低濃度の第2導電型領域で形成した構成とすることができる。また、オフセットドレイン領域としては、その第1導電型半導体領域と重ならない部分を低濃度の第2導電型領域で形成し、その第1導電型半導体領域の表面の一部に重なる部分を第1導電型半導体領域の不純物濃度よりも低い不純物濃度の第1導電型領域で形成した構成とすることもできる。
ソース領域とオフセットドレイン領域間のチャネル領域、すなわち第1導電型半導体領域の表面のチャネル領域は、全域が均一な濃度で形成される。
上記MOSトランジスタでは、MOSトランジスタを分離する分離領域の直下に、第1導電型半導体領域と同時に形成された第1導電型の素子分離層(いわゆるチャネルストップ層)を有する。この場合、分離領域を選択酸化によるフィールド絶縁層で形成し、フィールド絶縁層直下の半導体表面が不純物濃度ピークとなるイオン注入により、第1導電型半導体領域及び第1導電型の素子分離層を形成することができる。
本発明に係る半導体装置は、CMOSトランジスタを有する半導体装置に適用した場合、上記構成のオフセットドレイン型のMOSトランジスタをCMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタとして形成し、この第2導電型チャネルMOSトランジスタの第1導電型半導体領域をバックゲート領域となし、そのオフセットドレイン領域を、CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成して構成する。
本発明に係る半導体装置の製造方法は、半導体基体に素子形成領域を分離する分離領域を形成する工程と、素子形成領域に第1導電型半導体領域を形成する工程と、第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とからなり、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、第1導電型半導体領域及びオフセットドレイン領域に夫々第2導電型のソース領域及びドレイン領域を形成する工程と、ソース領域及びオフセットドレイン領域間の第1導電型半導体領域で構成されるチャネル領域からオフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有する。
本発明に係る半導体装置の製造方法は、第1導電型半導体基板に第2導電型埋込み領域を形成し、第2導電型エピタキシャル層を形成した後、素子形成領域を分離する選択酸化によるフィールド絶縁層を形成する工程と、素子形成領域に第1導電型半導体領域を形成する工程と、第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とにわたって第2導電型不純物を導入して、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、第1導電型半導体領域及びオフセットドレイン領域に夫々第2導電型のソース領域及びドレイン領域を形成する工程と、ソース領域及びオフセットドレイン領域間の第1導電型半導体領域で構成されるチャネル領域からオフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有する。
オフセットドレイン領域は、その第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分を、共に低濃度の第2導電型領域となるように形成する。また、オフセットドレイン領域は、その第1導電型半導体領域に重ならない部分が低濃度の第2導電型領域となるように形成すると共に、その第1導電型半導体領域の表面の一部に重なる部分が第1導電型半導体領域の不純物濃度よりも低い不純物濃度を有する第1導電型領域となるように形成してもよい。
本発明では、第1導電型不純物をイオン注入した後、第2導電型不純物をイオン注入し、同時に活性化の熱処理を行って、第1導電型半導体領域及びオフセットドレイン領域を形成することができる。このとき、第1導電型不純物をイオン注入した後、表面側の一部に発生する不純物濃度ピーク部分を打ち消すに充分なドーズ量で第2導電型不純物をイオン注入する。
第1導電型半導体領域、オフセットドレイン領域、ソース領域及びドレイン領域の形成において、例えば、ドーズ量1×1013〜1×1014cm−2の第1導電型不純物をイオン注入し、ドーズ量5×1012〜1×1014cm−2の第2導電型不純物をイオン注入して、第1導電型半導体領域及びオフセットドレイン領域を形成し、ドーズ量1×1015〜1×1016cm−2の第2導電型不純物をイオン注入して第2導電型のソース領域及びドレイン領域を形成することができる。
第1導電型半導体領域と分離領域直下の第1導電型の素子分離層とは、これ等を同時に形成する。このとき、分離領域直下の半導体表面がイオン注入時の不純物濃度ピークとなるように第1導電型不純物を導入し、第1導電型半導体領域と分離領域直下の第1導電型の素子分離層とを同時に形成する。不純物のイオン注入では、例えば、開口端部がテーパー状に形成されたポジ型レジストマスクを介して第1導電型不純物をイオン注入し、開口端部がテーパー状に形成されたポジ型レジストマスクを介して第2導電型不純物をイオン注入し、第1導電型半導体領域と分離領域直下の第1導電型の素子分離層とオフセットドレイン領域とを同時に形成する。
ソース領域及びオフセットドレイン領域間のチャネル領域、すなわち第1導電型半導体領域の表面のチャネル領域は、全域を均一な濃度で形成する。
本発明に係る半導体装置の製造方法は、CMOSトランジスタを有する半導体装置の製造に適用した場合、上記第1導電型半導体領域を、CMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタのバックゲート領域とし、上記オフセットドレイン領域を、CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成する。
本発明の半導体装置によれば、そのオフセットドレイン構造のMOSトランジスタにおいて、第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分からなる低濃度のオフセットドレイン領域が形成されるので、第1導電型半導体領域のチャネル領域側の表面の上記一部に形成される高濃度不純物領域がオフセットドレイン領域で打ち消されて除去される。これによって、ソース領域とオフセットドレイン領域間の第1導電型半導体領域で形成される実質的なチャネル領域の全域が均一な低濃度で形成され、スレッショルド電圧Vthが設計値より大きくなったり、ばらついたりすることがなく、安定したスレッショルド電圧Vth及び安定した低オン抵抗が得られる。従って、高耐圧で且つ安定したスレッショルド電圧Vth及び低オン抵抗の両立したオフセットドレイン構造のMOSトランジスタを実現することが可能になる。
オフセットドレイン領域の第1導電型半導体領域の表面の一部に重なる部分は、第1導電型不純物導入領域を第2導電型不純物で打ち消した領域で形成される。このため、オフセットドレイン領域が、その第1導電型半導体領域の表面の一部に重なる部分と第1導電型半導体領域に重ならない部分とを低濃度の第2導電型半導体領域にして形成されるときは、チャネル領域の全域が均一の濃度となり、設計通りの安定したスレッショルド電圧Vthが得られる。また、オフセットドレイン領域の第1導電型半導体領域に重なる部分が第1導電型になったとしても、第1導電型半導体領域の不純物濃度より低濃度領域で形成されるので、実質的なスレッショルド電圧Vthはソース領域及びオフセットドレイン領域間の濃度の高い第1導電型半導体領域、つまりチャネル領域で決められ、設計通りの安定したスレッショルド電圧Vthが得られる。
第1導電型半導体領域と、分離領域の直下の第1導電型の素子分離層(いわゆるチャネルストップ層)とを同時に形成するので、製造工程の簡素化が図られる。そして、分離領域を選択酸化によるフィールド絶縁層で形成し、フィールド絶縁層直下の半導体表面が不純物濃度ピークとなるイオン注入により、第1導電型半導体領域及び第1導電型の素子分離層を同時に形成する場合も、上記のオフセットドレイン領域を有するので、表面側に不要な高濃度領域が形成されず、安定したスレッショルド電圧Vthが得られる。
本発明のMOSトランジスタをCMOSトランジスタに適用した場合には、上記構成のオフセットドレイン構造のMOSトランジスタを、CMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタとして形成し、この第2導電型チャネルMOSトランジスタの第1導電型半導体領域をバックゲート領域となし、そのオフセットドレイン領域を、CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成する構成とすることにより、工程を追加せず、既存の工程数で高耐圧のCMOSトランジスタが得られる。
本発明の半導体装置の製造方法によれば、そのオフセットドレイン構造のMOSトランジスタの製造において、上述した一連の工程、特に、第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とからなり、ドレイン領域の不純物濃度よりも低い不純物を有するオフセットドレイン領域を形成する工程を有するので、第1導電型半導体領域のチャネル領域側の表面の上記一部に形成される高濃度領域がオフセットドレイン領域で打ち消されて除去され、ソース領域及びオフセットドレイン領域間の第1導電型半導体領域で形成される実質的なチャネル領域の濃度を全域で均一にすることができる。従って、スレッショルド電圧Vthが設計値より大きくなったり、ばらついたりせず、安定したスレッショルド電圧Vth及び低オン抵抗を両立したオフセットドレイン構造の高性能、高耐圧のMOSトランジスタを容易且つ信頼性良く製造することができる。
オフセットドレイン領域を、その第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分が、共に低濃度の第2導電型半導体領域となるように形成することにより、上記の安定したスレッショルド電圧Vth及び低オン抵抗を有するオフセットドレイン構造のMOSトランジスタを製造することができる。また、オフセットドレイン領域を、その第1導電型半導体領域に重ならない部分が低濃度の第2導電型半導体領域となり、第1導電型半導体領域の表面の一部に重なる部分が第1導電型半導体領域の不純物濃度よりも低濃度の第1導電型半導体領域となるように形成するときも、その第1導電型半導体領域に重なる部分はオフセットドレイン領域として作用し、上記の安定したスレッショルド電圧Vth及び低オン抵抗を有するオフセットドレイン構造のMOSトランジスタを製造することができる。
第1導電型不純物をイオン注入した後、第2導電型不純物をイオン注入し、同時に活性化の熱処理を行って、第1導電型半導体領域とオフセットドレイン領域を同時に形成するときは、製造の簡素化が図れる。このとき、第1導電型不純物をイオン注入した後、表面側の一部に発生する不純物濃度ピークを打ち消すに充分なドーズ量で第2導電型不純物をイオン注入することにより、上記表面側の一部に発生する第1導電型不純物の濃度ピークに対応する部分には第1導電型の高濃度領域は形成されず、全域で濃度が均一である実質的なチャネル領域を形成することができる。
第1導電型半導体領域及びオフセットドレイン領域の形成において、ドーズ量1×1013〜1×1014cm−2の第1導電型不純物をイオン注入し、ドーズ量5×1012〜1×1014cm−2の第2導電型不純物をイオン注入することにより、上述したオフセットドレイン領域と全域で均一な濃度のチャネル領域を有する第1導電型半導体領域とを形成できる。また、ドーズ量1×1015〜1×1016cm−2の第2導電型不純物をイオン注入して第2導電型のソース領域及びドレイン領域を形成することにより、上記第1導電型半導体領域及びオフセットドレイン領域の形成と相俟って、上述したオフセットドレイン構造のMOSトランジスタの製造を可能にする。
第1導電型半導体領域と分離層直下の第1導電型の素子分離層を同時に形成するので、製造工数を減らし、製造工程の簡素化を図ることができる。分離領域直下の半導体表面がイオン注入時の不純物濃度ピークとなるように第1導電型不純物を導入して、第1導電型半導体領域と第1導電型の素子分離層を同時に形成するときも、上述のようにしてオフセットドレイン領域を形成するので、チャネル領域側の表面に不要な高濃度領域が形成されることがない。イオン注入用のマスクとして、ポジ型のフォトレジストマスクを用いるときは、開口端部がテーパー状に形成され、このテーパー状の部分で第1導電型不純物の濃度ピークが表面側にくるが、上述のようにしてオフセットドレイン領域を形成するので、チャネル領域側の表面に不要な高濃度不純物領域が形成されることがない。
本発明のMOSトランジスタの製造方法をCMOSトランジスタの製造に適用した場合には、上記第1導電型半導体領域をCMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタのバックゲート領域とし、上記オフセットドレイン領域をCMOトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成することにより、工程を追加することなく既存の工程数で、少なくとも一方のMOSトランジスタを高耐圧で且つ安定したスレッショルド電圧Vth及び低オン抵抗を有するオフセットドレイン構造としてなるCMOSトランジスタを搭載した半導体装置を製造することが可能になる。
発明を実施するための最良の形態
以下、図面を参照して本発明の実施の形態を説明する。
図1は、本発明に係る半導体装置、特に高性能高耐圧MOSトランジスタの一実施の形態を示す。
本実施の形態に係る高耐圧MOSトランジスタ21は、いわゆるオフセットドレイン構造のMOSトランジスタである。この高耐圧MOSトランジスタ21は、第1導電型、例えばp型のシリコン半導体基板22上に第2導電型、例えばn型の埋込み層23を介してn型エピタキシャル層24を成長し、素子分離領域、本例では選択酸化(LOCOS)によるフィールド絶縁層25で分離した素子形成領域に形成される。即ち、n型埋込み層23に接するように表面に臨んで、p型半導体ウェル領域26が形成されると共に、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域27が形成される。このオフセットドレイン領域27は、p型半導体ウェル領域26に重ならない部分と、p型半導体ウェル領域26の表面の一部に重なる部分とから成る。オフセットドレイン領域27は、n型不純物を導入して形成され、そのp型半導体ウェル領域26の表面の一部に重なる部分はp型不純物導入領域をn型不純物で打ち消した領域で形成される。従って、オフセットドレイン領域27は、図示のようにp型半導体ウェル領域26に重ならない部分とp型半導体ウェル領域26の表面の一部に重なる部分とを、共に低濃度の半導体領域、いわゆるn−半導体領域で形成することができる。また、オフセットドレイン領域27は、p型半導体ウェル領域23と重ならない部分がn−半導体領域となり、p型半導体ウェル領域23の表面の一部に重なる部分がp型半導体ウェル領域26の不純物濃度より低い不純物濃度のp型半導体領域(例えばp−−領域)となるように形成することもできる。このオフセットドレイン領域27は、所謂ドリフト領域とも呼ばれる。フィールド絶縁層25の直下にはp型素子分離層(いわゆるp型チャネルストップ層)33が形成される。このp型素子分離層33は、p型半導体ウェル領域26の形成工程で同時に形成される。
p型半導体ウェル領域26の表面には高濃度のn+ソース領域28Sが形成される。また、n−半導体領域によるオフセットドレイン領域27の表面には高濃度のn+ドレイン領域28Dが形成れる。そして、n+ソース領域28S端に接するようにp型半導体ウェル領域26表面のチャネル領域28Cからオフセットドレイン領域27の一部に跨がる表面上にゲート絶縁膜29を介してゲート電極30が形成される。n+ドレイン領域28Dは、ゲート絶縁膜29及びゲート電極30の他端より離れた位置に形成される。ゲート電極30を含む全面に例えばSiO2膜よりなる絶縁膜31が形成され、絶縁膜31に設けたコンタクトホールを介して、それぞれソース電極32S及びドレイン電極32Dがn+ソース領域28S及びn+ドレイン領域28Dに接続される。なお、フィールド絶縁層25とその直下のp型チャネルストップ層33で、実質的な素子分離領域が形成される。このようにして本実施の形態に係る高耐圧MOSトランジスタ21が構成される。
この高耐圧MOSトランジスタ21をCMOSトランジスタに適用した場合には、一方の第2導電型チャネルMOSトランジスタを構成する上記オフセットドレイン領域27が、図示せざるも他の領域に形成される第1導電型チャネルMOSトランジスタにおけるバックゲート領域となる第2導電型の半導体ウェル領域と同時に形成される。即ち、高耐圧MOSトランジスタ21を、CMOSトランジスタを構成する一方のnチャネルMOSトランジスタとしたとき、n+ドレイン領域28Dに電気的に接続する低濃度のn−半導体領域によるオフセットドレイン領域27は、CMOSトランジスタを構成する他方のpチャネルMOSトランジスタのバックゲート領域となるn型半導体ウェル領域の形成工程で同時に形成される。
図2〜図6は、上述の高耐圧MOSトランジスタ21の製造方法の一実施の形態を示す。
先ず、図2Aに示すように、第1導電型、例えばp型のシリコン半導体基板22を用意し、この半導体基板22の一主面に熱酸化による所要の厚さの絶縁膜41を形成する。本例では900℃〜1000℃程度のスチーム酸化により厚さ30nmから50nm程度のSiO2膜41を形成する。次いで、フォトリソグラフィー技術及びイオンインプランテーション技術を用いて、素子形成領域に対応する部分に開口42aを有するフォトレジストマスク42を形成すると共に、このフォトレジストマスク42を介して第2導電型不純物、即ちn型不純物40をイオン注入してp型半導体基板22にn型イオン注入領域23Aを形成する。
本例ではドーズ量1×1013〜5×1013cm−2程度のリン(P)40をイオン注入する。次いで、図2Bに示すようにフォトレジストマスク42を除去した後、950℃〜1000℃程度の熱処理を行い、n型埋込み層23を形成する。
次に、図2Cに示すように、熱酸化の絶縁膜41を除去し、半導体基板22上に所定の抵抗率、本例では5〜10Ω・cmのn型エピタキシャル層24を成長する。この半導体基板22、n型埋込み層23及びn型エピタキシャル層24で、半導体基体が構成される。
次に、図3Aに示すように、n型エピタキシャル層24の表面に熱酸化による酸化シリコン膜43を形成する。本例では900℃〜950℃程度のスチーム酸化により膜厚60nm〜100nmのSiO2膜43を形成する。
続いて、SiO2膜43上に減圧CVD(化学気相成長)法により窒化シリコン膜44を形成する。本例では膜厚80nm〜100nm程度のSi3N4膜44を形成する。
次に、図3Bに示すように、目的の高耐圧MOSトランジスタを形成すべき素子形成領域(いわゆるアクティブ領域)に対応する領域上にフォトリソグラフィ技術を用いてフォトレジストマスク45を形成する。次いで、例えばRIE(反応性イオンエッチング)などの異方性エッチング技術を用いてSi3N4膜44、SiO2膜43及びn型エピタキシャル層24の一部表面を選択的にエッチング除去する。
次に、フォトレジストマスク45を除去した後、図3Cに示すように、選択酸化(LOCOS)処理してフィールド絶縁層25を形成する。本例では950℃〜1000℃程度のスチーム酸化で酸化膜厚が600nm〜900nm程度の酸化シリコン層25を形成する。このとき、予め選択酸化される領域のエピタキシャル層24の表面が選択除去されているので、フィールド絶縁層24はエピタキシャル層24と同一面となるように形成される。このフィールド絶縁層25で囲まれた領域が素子形成領域46となる。続いて、ホットリン酸によりSi3N4膜44を除去する。更に、フッ酸(HF)系薬液を用いてn型エピタキシャル層24表面のSiO2膜43を除去した後、再び熱酸化膜、本例では950℃〜1000℃のスチーム酸化で膜厚20nm〜50nm程度のSiOに膜47を形成する。
次に、図4Aに示すように、フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、その後に形成されるべきフィールド絶縁層25の一部直下の半導体領域、及びアクティブ領域となるp型半導体ウェル領域に対応した領域に、p型不純物49をイオン注入する。
即ち、フィールド絶縁層25を形成した後に、例えばポジ型のフォトレジスト膜をパターニングして、素子形成領域46の一半部から一方の側のフィールド絶縁層25の一部に跨がるような開口48aと、フィールド絶縁層25上に位置した開口48bとを有するフォトレジストマスク48を形成する。フォトレジストマスク48がポジ型のフォトレジストマスクであるので、その開口48a,48bの開口端部は図示するようにテーパー状に形成される。
続いて、このフォトレジストマスク48を介して、p型不純物49をイオン注入する。本例ではドーズ量1×1013〜1×1014cm−2程度のボロン(B)49をイオン注入する。ボロン49のイオン注入では、フィールド絶縁層25直下のn型エピタキシャル層表面、アクティブ領域ではn+埋込み層23の表面(従ってその深さ位置)でボロン濃度がピーク50になるように行われる。従って、フォトレジストマスク48の開口端部(テーパー状端部)直下のアクティブ領域では、ボロンイオンがフォトレジストマスク48を突き抜け、フォトレジストマスク48のテーパー角度に沿ってボロン濃度のピーク50がn型エピタキシャル層24の表面付近へ移動される。
次に、フォトレジストマスク48を除去し、図4Bに示すように、再度フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、その後に形成されるべき低濃度のオフセットドレイン領域に対応した領域に、n型不純物56をイオン注入する。
即ち、例えばポジ型のフォトレジストマスク51を形成し、このフォトレジストマスク51を介してn型不純物をイオン注入する。このn型不純物のイオン注入は、先にイオン注入したp型不純物の表面側の濃度ピーク50部分を打ち消すようにp型不純物イオン注入領域へ延長して行われる。本例ではドーズ量が5×1012〜1×1014cm−2程度のリン(P)をイオン注入する。57はリン濃度ピーク部分を示す。
次に、図5Aに示すように、フォトレジストマスク51を除去した後、熱処理を行い、本例では1100℃〜1200℃程度の熱処理を行い、フィールド絶縁層25の一部直下に素子分離層となるp型チャネルストップ層33を形成すると共に、アクティブ領域にp型半導体ウェル領域26とオフセットドレイン領域となるn−半導体領域27を同時に形成する。n−半導体領域27は、n型埋込み層23に達すると共に、p型半導体ウェル領域26に重ならないアクティブ領域から一部がp型半導体ウェル領域26の表面の一部に重なるように形成される。このn−半導体領域27がp型半導体ウェル領域26の表面の一部に重なる部分は、本来p型半導体ウェル領域26表面のチャネル領域28Cに在ってp型不純物濃度が高い部分であるが、n−半導体領域27によりこの高濃度の部分が打ち消される。即ち、n−半導体領域27のp型半導体ウェル領域26に重なる部分では、n型不純物のドーズ量によってn−領域となったり、p−−領域となったりする。p−−領域であってもp型半導体ウェル領域26の不純物濃度より低濃度であるので、このn−領域、p−−領域は実質的にオフセットドレイン領域となる。
p型半導体ウェル領域26は、n型埋込み層23に達し且つ表面のチャネル領域28Cの全域が均一の低濃度となるように形成される。表面には熱酸化によるSiO2膜52が形成される。
次に、フッ酸(HF)系薬液を用いて表面のSiO2膜52を除去し、図5Bに示すように、p型半導体ウェル領域26及びn−半導体領域によるオフセットドレイン領域27の表面を含む全面にゲート絶縁膜29及びゲート電極材料膜301を順次に形成する。
本例では、950℃〜1000℃程度のスチーム酸化で膜厚20nm〜50nm程度のゲート絶縁膜(SiO2膜)29を形成する。続いて、CVD法により膜厚400nm程度のn型不純物をドープしたn+多結晶シリコン膜によるゲート電極材料膜301を形成する。
次に、図5Cに示すように、フォトリソグラフィ技術及びRIE等の異方性エッチング技術を用いて、ゲート絶縁膜29及びゲート電極材料膜301を選択除去し、ゲート形成領域のみにゲート絶縁膜29及びゲート電極30を形成する。ゲート絶縁膜29及びゲート電極30は、p型半導体ウェル領域26の表面によるチャネル領域28Cからn−半導体領域27の一部に跨がって形成する。
続いて、フォトレジストマスク(図示せず)を除去した後、全面に熱酸化膜54を形成する。本例では800℃〜900℃程度のスチーム酸化で膜厚10nm〜20nm程度の酸化シリコン膜(SiO2膜)54を形成する。
次に、フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、バックゲート領域となるp型半導体ウェル領域26の電位取出し領域(いわゆるバックゲート取出し領域)にp型不純物をイオン注入する(図示せず)。本例ではドーズ量1×1015cm−2程度のボロン(B)をイオン注入する。
更に、上記のフォトレジストマスクを除去した後、同様にフォトリソグラフィ技術及びイオンインプランテーション技術を用いて、p型半導体ウェル領域26のソース形成領域とn−半導体領域27のドレイン形成領域に、夫々n型不純物をイオン注入する(図示せず)。本例ではドーズ量1×1015〜1×1016cm−2程度の砒素(As)をイオン注入する。
次に、上記のフォトレジストマスク(図示せず)を除去した後、図6Aに示すように、CVD法により絶縁膜、本例では膜厚600nm程度のSiO2膜55を形成し、更に所定温度、本例では850℃〜950℃程度の熱処理を行い、p型半導体ウェル領域26内のn+ソース領域28S及びn−半導体領域27内のn+ドレイン領域28Dを形成する。同時にp型半導体ウェル領域26内にp+ウェル領域取出し領域(図示せず)を形成する。SiO2膜54及びSiO2膜55で絶縁膜31が形成される。
次に、図6Bに示すように、フォトリソグラフィ技術及びRIE等の異方性エッチング技術を用いて、ソース、ドレイン、ゲートのそれぞれの取出し領域に対応した部分の絶縁膜31に選択的にコンタクト孔を形成し、これらのコンタクト孔を介してソース領域28Sに接続するソース電極32S、ドレイン領域28Dに接続するドレイン電極32D、p型半導体ウェル領域26に接続するp+ウェル取出し電極(図示せず)、ゲート電極30に接続するゲート取出し電極(図示せず)を形成する。ソース電極32S、ドレイン電極32D、ウェル取出し電極及びゲート取出し電極は、例えばAl膜、又は下からTi,TiON,Ti,Al−Siと順次積層したTi/TiON/Ti/Al−Si積層膜等のバリアメタルを含む金属膜、等を蒸着し、フォトリソグラフィ技術及びRIE技術によってパターニングして形成することができる。
このようにして目的の高性能高耐圧MOSトランジスタ21を有する半導体装置を得る。
上述の高耐圧MOSトランジスタ21を有する半導体装置の製造方法を、CMOSトランジスタを有する半導体装置の製造に適用した場合には、上記第1導電型半導体領域26を、CMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタのバックゲート領域とし、上記オフセットドレイン領域27を、CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成する。即ち、高耐圧MOSトランジスタ21を、CMOSトランジスタを構成する一方のnチャネルMOSトランジスタとしたとき、図4Bに示すオフセットドレイン領域27を形成するためのn型不純物56のイオン注入工程では同時に、他方のpチャネルMOSトランジスタのバックゲート領域となるn型半導体ウェル領域(図示せず)を形成すべき領域にも同じn型不純物56をイオン注入する。次いで、図5Aの熱処理工程で、nチャネルMOSトランジスタ21のp型半導体ウェル領域(バックゲート領域)26及びn−半導体領域によるオフセットドレイン領域27と、pチャネルMOSトランジスタのn型半導体ウェル領域(バックゲート領域:図示せず)とを同時に形成するようになす。以後、既存の工程を経てCMOSトランジスタを有する半導体装置を製造する。
本実施の形態に係るオフセットドレイン構造を有する高耐圧MOSトランジスタ21によれば、p型半導体ウェル領域26に重ならない部分とp型半導体ウェル領域26の表面の一部に重なる部分とからなる低濃度のオフセットドレイン領域(n−半導体領域)27が形成されるので、ゲート絶縁膜29直下のp型半導体ウェル領域26の表面の一部、したがってチャネル領域28Cの一部に形成される高濃度不純物領域が、オフセットドレイン領域27のp型半導体ウェル領域26に重なる部分で打つ消されて除去される。これによって、ソース領域28Sとオフセットドレイン領域27との間のp型半導体ウェル領域によるチャネル領域28Cの全域が均一な低濃度で形成される。従って、スレッショルド電圧Vthが設計値より大きくなったり、ばらつくことがなく安定したスレッショルド電圧Vthが得られると共に、安定した低オン抵抗が得られる。つまり、高耐圧と、安定したスレッショルド電圧Vth及び低オン抵抗とを両立した、高性能高耐圧MOSトランジスタを実現することができる。
MOSトランジスタ21をCMOSトランジスタに適用した場合には、このオフセットドレイン構造のMOSトランジスタ21を、CMOSトランジスタを構成する一方のnチャネルMOSトランジスタとして形成し、このnチャネルMOSトランジスタ21のオフセットドレイン領域(n−半導体領域)27を、CMOSトランジスタを構成する他方のpチャネルMOSトランジスタのバックゲート領域となるn型半導体ウェル領域と同時に形成する構成とすることにより、工程を追加せず、既存の工程数で高耐圧のCMOSトランジスタを得ることができる。
また、本実施の形態に係る高耐圧MOSトランジスタの製造方法によれば、前述した一連の工程、特にバックゲート領域となるp型半導体ウェル領域26に重ならない部分とp型半導体ウェル領域26の表面の一部に重なる部分とからなる低濃度のオフセットドレイン領域27を形成する工程を有するので、p型半導体ウェル領域26のチャネル領域側の表面の上記一部に形成される高濃度領域がオフセットドレイン領域27で打ち消されて除去され、ソース領域28S及びオフセットドレイン領域27間のp型半導体ウェル領域26で形成されるチャネル領域28Cの濃度を全域で均一にすることができる。従って、高耐圧と、スレッショルド電圧Vth及び低オン抵抗とを両立した高性能、高耐圧のMOSトランジスタ21を容易且つ安定して製造することができる。
上記高耐圧MOSトランジスタ21の製造方法をCMOSトランジスタの製造に適用した場合には、上記p型半導体ウェル領域21をCMOSトランジスタを構成する一方のnチャネルMOSトランジスタのバックゲート領域とし、上記オフセットドレイン領域27をCMOSトランジスタを構成する他方のpチャネルMOSトランジスタのバックゲート領域となるn型半導体ウェル領域と同時に形成することにより、工程を追加することなく、既存の工程数で、少なくとも一方のnチャネルMOSトランジスタを安定したスレッショルド電圧Vth及び低オン抵抗を有するオフセットドレイン構造として成るCMOSトランジスタを搭載した半導体装置を製造することができる。
【図面の簡単な説明】
図1は本発明に係る半導体装置、特にその高耐圧MOSトランジスタの一実施の形態を示す構成図である。
図2A〜Cは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その1)である。
図3A〜Cは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その2)である。
図4A〜Bは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その3)である。
図5A〜Cは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その4)である。
図6A〜Bは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その5)である。
図7Aは従来の半導体装置、特にその高耐圧MOSトランジスタの一例を示す構成図である。
図7Bは図7Aの製造途中の工程を示す工程図である。
図8は従来の半導体装置、特にその高耐圧MOSトランジスタの他の例を示す構成図である。
引用符号の説明
1,18,21・・・高耐圧MOSトランジスタ
2,22・・・第1導電型半導体基板
4,23・・・第2導電型埋込み層
5,24・・・第2導電型エピタキシャル層
3,25・・・フィールド絶縁層
6,26・・・第1導電型半導体ウェル領域
7,20,27・・・オフセットドレイン領域
8S,28S・・・ソース領域
8D,28D・・・ドレイン領域
8C,28C・・・チャネル領域
9,29・・・ゲート絶縁膜
10,30・・・ゲート電極
301・・・ゲート電極材料膜
31・・・絶縁膜
11S,32S・・・ソース電極
11D,32D・・・ドレイン電極
19,33・・・チャネルストップ層
40・・・n型不純物
41・・・熱酸化の絶縁膜
14,42,45,51・・・フォトレジストマスク
43,54・・・酸化シリコン膜
44・・・窒化シリコン膜
46・・・素子形成領域
47,55・・・SiO2膜
48・・・フォトレジストマスク
14a,14b,48a,48b・・・開口
49・・・p型不純物
15,50・・・p型不純物濃度ピーク
56・・・n型不純物
57・・・n型不純物濃度ピーク
本発明は、高耐圧MOSトランジスタを有する半導体装置及びその製造方法に関する。より詳しくはオフセットドレイン構造の高耐圧MOSトランジスタを有する半導体装置及びその製造方法に関する。
背景技術
近年、パーソナルコンピュータ、家庭用テレビジョン受像機の大型化に伴い、ディスプレイ市場が急速に拡大してきている。また、現在ディスプレイ分野においては、高精細、高輝度、広視野角、高コントラスト等優れた視認性として陰極線管が最も一般的である。一方、大型化に伴う占有面積の増加が注目され、液晶ディスプレイやプロジェクターディスプレイに加え、有機エレクトロルミネッセンスディスプレイ等の薄型化が可能なフラットパネルディスプレイが陰極線管に代わる次世代ディスプレイとして期待されている。こうした中、半導体分野においても高耐圧駆動用IC、例えば高耐圧ディスプレイドライバ用ICを形成できる高耐圧プロセスが要求されている。
例えば、従来構造のMOSトランジスタは、図示せざるも、バックゲート領域となる第1導電型の半導体ウェル領域に第2導電型のソース領域及びドレイン領域を形成し、ソース領域及びドレイン領域間の半導体ウェル領域表面にゲート絶縁膜を介してゲート電極を形成して、いわゆる対称形に構成される。このようなMOSトランジスタでは、ゲート長を短くする程、チャネル領域の抵抗成分が小さくなり動作スピードの速いMOSトランジスタとなる。しかし、このような構造のMOSトランジスタにおいては、動作スピードを上げる為にゲート長を短しようとすると、ドレイン電圧を上げて行った場合、ドレイン領域からの空乏層がソース領域に到達しブレークダウンを起こしてしまので、耐圧がとれない。
そこで、高耐圧MOSトランジスタとして、ソースードレイン間耐圧を高めるようにしたオフセットドレイン型の横方向動作MOSトランジスタ、いわゆるLD(ラテラル・ディフーズド)MOSトランジスタと呼ばれるものが開発されている。図8は、オフセットドレイン型の高耐圧MOSトランジスタの一例を示す。本例はnチャネルMOSトランジスタに適用した場合である。この高耐圧MOSトランジスタ18は、バックゲート領域となるp型の半導体ウェル領域6内に低濃度のn−半導体領域によるオフセットドレイン領域20を作り込む構造である。即ち、第1導電型、例えばp型のシリコン半導体基板2上に、第2導電型であるn型の埋込み層4を介してn型エピタキシャル層5を成長した後、素子分離領域、例えば選択酸化(いわゆるLOCOS)によるフィールド絶縁層3で分離した素子形成領域が形成される。この素子形成領域内にn型埋込み層4に接するように、表面に臨んでp型半導体ウェル領域6が形成され、このp型半導体ウェル領域6内にドレイン領域8Dの不純物濃度よりも低い不純物濃度のn−半導体領域、いわゆるオフセットドレイン領域20が形成される。そして、p型半導体ウェル領域6内に高濃度のn+ソース領域8Sが形成されると共に、オフセットドレイン領域20内にゲートより離れて高濃度のn+ドレイン領域8Dが形成され、ソース領域8Sとオフセットドレイン領域20間のp型半導体ウェル領域6によるチャネル領域8Cの表面にゲート絶縁膜9を介してゲート電極10が形成される。ソース領域8S及びドレイン領域8Dは、それぞれソース電極11S及びドレイン電極11Dが接続される。12は、SiO2等による絶縁膜である。このようにして、高耐圧MOSトランジスタ18が構成される。このオフセットドレイン型の高耐圧MOSトランジスタ18では、ドレイン電圧の印加時に発生する空乏層を低濃度のn−半導体領域によるオフセットドレイン領域20側に広げることで、電界を緩和して高耐圧化を図っている。図8の高耐圧MOSトランジスタ18においては、オフセットドレイン領域20を形成するための別工程を新たに追加する必要がある。
一方、オフセットドレイン型の高耐圧MOSトランジスタをCMOSトランジスタに適用した場合に、工程を追加せずに既存の工程で作製できる構造のオフセットドレイン型の高耐圧MOSトランジスタが提案されている。図7Aは、CMOSトランジスタの既存の工程で作製できるオフセットドレイン型の高耐圧MOSトランジスタの基本構造を示す。
この高耐圧MOSトランジスタ1は、第1導電型、例えばp型のシリコン半導体基板2上に第2導電型、例えばn型の埋込み層4を介してn型エピタキシャル層5を成長した後、素子分離領域、例えば選択酸化(いわゆるLOCOS)によるフィールド絶縁層3で分離した素子形成領域内に形成される。即ち、この素子形成領域内にn型埋込み層4に接するように、表面に臨んでバックゲート領域となるp型半導体ウェル領域6と、ドレイン領域の不純物濃度よりも低濃度のn−半導体領域、いわゆるオフセットドレイン領域7が形成される。フィールド絶縁層3の直下のp型の素子分離層、いわゆるチャネルストップ層19は、p型ウェル領域6と同じ工程で同時に形成される。p型半導体ウェル領域7内には高濃度のn+ソース領域8Sが形成されると共に、オフセットドレイン領域であるn−半導体領域7内にはゲートより離れて高濃度のn+ドレイン領域8Dが形成される。そして、p型半導体ウェル領域6によるチャネル領域8Cからオフセットドレイン領域であるn−半導体領域7の一部にわたる表面にゲート絶縁膜9を介してゲート電極10が形成される。ソース領域8S及びドレイン領域8Dは、それぞれソース電極11S及びドレイン電極11Dが接続される。12は、SiO2等による絶縁膜である。このようにして高耐圧MOSトランジスタ1が構成される。
この高耐圧MOSトランジスタ1では、前述と同様に、ソース電極11S、ドレイン電極11D間に逆バイアスが印加されると、p型半導体ウェル領域6とn−半導体領域によるオフセットドレイン領域(ドリフト領域とも呼ばれる)7との間のpn接合からn−半導体領域7へ空乏層が延びる。このn−半導体領域7への空乏層の延びを利用して、電界を緩和することでMOSトランジスタ1の耐圧を確保している。
上述の高耐圧MOSトランジスタ1をCMOSトランジスタに適用した場合には、一方の第2導電型チャネルMOSトランジスタを構成する上記オフセットドレイン領域7を、図示せざるも他の領域に形成される他方の第1導電型チャネルMOSトランジスタにおけるバックゲート領域となる半導体ウェル領域と同時に形成するようになされる。即ち、上記高耐圧MOSトランジスタ1を、CMOSトランジスタを構成する一方のnチャネルMOSトランジスタとしたとき、n+ドレイン領域8Dに接続する低濃度のn−半導体領域によるオフセットドレイン領域7は、CMOSトランジスタを構成する他方のpチャネルMOSトランジスタのバックゲートとなるn型半導体ウェル領域の形成工程で同時に形成される。これにより、既存の工程数でオフセットドレイン型の高耐圧MOSトランジスタを有するCMOSトランジスタを製造することができる。
ところで、上述の高耐圧MOSトランジスタ1では、素子分離層(p型チャネルストップ層)19とp型半導体ウェル領域6の形成工程を兼用しているため、図7Bに示すようにn型エピタキシャル層5を成長し、LOCOSによるフィールド絶縁層3を形成した後に、素子分離層19とp型半導体ウェル領域6を同時に形成していた。即ち、フィールド絶縁層3を形成した後に、例えばポジ型のフォトレジスト膜をパターニングして、フィールド絶縁層3の一部に跨がるような開口14aと、フィールド絶縁層3上に位置した開口14bとを有するフォトレジストマスク14を形成し、このフォトレジストマスク14を介してp型不純物イオン、例えばボロン16をイオン注入してp型半導体ウェル領域6と素子分離層(p型チャネルストップ層)19を形成していた。このため、イオン注入条件は、素子分離層19の形成を考慮し、フィールド絶縁層3直下のn型エピタキシャル層5の表面(従ってその深さ位置)で不純物濃度がピーク15になるように設計される。なお、ポジ型のフォトレジストマスク14では、フォトレジスト膜に対する露光時の光の干渉により、開口14a,14bの端部は図示するようにテーパー状に形成される。
上述の高耐圧MOSトランジスタ1では、フィールド絶縁層3の膜厚が例えば800nm程度であり、イオン注入エネルギーは360keV程度である。このようにイオン注入エネルギーが大きくなると、フォトレジストマスク14の膜厚も厚膜化する必要があり、例えば2.4μm程度必要になる。このようにプロセス条件の最適化をすることで、工程の兼用化が可能になる。
しかし、イオン注入の高エネルギー化に伴ってスレッショルド電圧Vthが設計値より大きくなったり、ばらついたりする重要な問題があった。即ち、図7Bに示すようにイオン注入エネルギーが大きいと、素子形成領域側では、フォトレジストマスク14の開口端部(テーパー状端部)において不純物イオン16がフォトレジストマスク14を突き抜け、フォトレジストマスク14のテーパー角度に沿って不純物濃度のピーク15がn型エピタキシャル層5表面付近へ移動し、スレッショルド電圧Vthに重大な影響を及ぼす高濃度不純物領域17(図7A参照)が形成されてしまう。
発明の開示
本発明は、チャネル領域の一部に高濃度不純物領域が形成されるのを阻止し、高耐圧で安定したスレッショルド電圧Vth及び低オン抵抗の両立を可能にした高耐圧MOSトランジスタを有する半導体装置及びその製造方法を提供するものである。
本発明に係る半導体装置は、第1導電型半導体領域に第2導電型のソース領域が形成され、第2導電型のドレイン領域に電気的に接続され該ドレイン領域の不純物濃度よりも低い不純物濃度を有したオフセットドレイン領域が形成され、このオフセットドレイン領域が第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とからなり、ソース領域及びオフセットドレイン領域間のチャネル領域からオフセットドレイン領域の一部に跨がる表面にゲート絶縁膜を介してゲート電極が形成されて成るMOSトランジスタを有して構成する。
オフセットドレイン領域の第1導電型半導体領域の表面の一部に重なる部分は、第1導電型不純物導入領域を第2導電型不純物で打ち消した領域で形成される。このため、例えば、オフセットドレイン領域としては、その第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とを、共に低濃度の第2導電型領域で形成した構成とすることができる。また、オフセットドレイン領域としては、その第1導電型半導体領域と重ならない部分を低濃度の第2導電型領域で形成し、その第1導電型半導体領域の表面の一部に重なる部分を第1導電型半導体領域の不純物濃度よりも低い不純物濃度の第1導電型領域で形成した構成とすることもできる。
ソース領域とオフセットドレイン領域間のチャネル領域、すなわち第1導電型半導体領域の表面のチャネル領域は、全域が均一な濃度で形成される。
上記MOSトランジスタでは、MOSトランジスタを分離する分離領域の直下に、第1導電型半導体領域と同時に形成された第1導電型の素子分離層(いわゆるチャネルストップ層)を有する。この場合、分離領域を選択酸化によるフィールド絶縁層で形成し、フィールド絶縁層直下の半導体表面が不純物濃度ピークとなるイオン注入により、第1導電型半導体領域及び第1導電型の素子分離層を形成することができる。
本発明に係る半導体装置は、CMOSトランジスタを有する半導体装置に適用した場合、上記構成のオフセットドレイン型のMOSトランジスタをCMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタとして形成し、この第2導電型チャネルMOSトランジスタの第1導電型半導体領域をバックゲート領域となし、そのオフセットドレイン領域を、CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成して構成する。
本発明に係る半導体装置の製造方法は、半導体基体に素子形成領域を分離する分離領域を形成する工程と、素子形成領域に第1導電型半導体領域を形成する工程と、第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とからなり、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、第1導電型半導体領域及びオフセットドレイン領域に夫々第2導電型のソース領域及びドレイン領域を形成する工程と、ソース領域及びオフセットドレイン領域間の第1導電型半導体領域で構成されるチャネル領域からオフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有する。
本発明に係る半導体装置の製造方法は、第1導電型半導体基板に第2導電型埋込み領域を形成し、第2導電型エピタキシャル層を形成した後、素子形成領域を分離する選択酸化によるフィールド絶縁層を形成する工程と、素子形成領域に第1導電型半導体領域を形成する工程と、第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とにわたって第2導電型不純物を導入して、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、第1導電型半導体領域及びオフセットドレイン領域に夫々第2導電型のソース領域及びドレイン領域を形成する工程と、ソース領域及びオフセットドレイン領域間の第1導電型半導体領域で構成されるチャネル領域からオフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有する。
オフセットドレイン領域は、その第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分を、共に低濃度の第2導電型領域となるように形成する。また、オフセットドレイン領域は、その第1導電型半導体領域に重ならない部分が低濃度の第2導電型領域となるように形成すると共に、その第1導電型半導体領域の表面の一部に重なる部分が第1導電型半導体領域の不純物濃度よりも低い不純物濃度を有する第1導電型領域となるように形成してもよい。
本発明では、第1導電型不純物をイオン注入した後、第2導電型不純物をイオン注入し、同時に活性化の熱処理を行って、第1導電型半導体領域及びオフセットドレイン領域を形成することができる。このとき、第1導電型不純物をイオン注入した後、表面側の一部に発生する不純物濃度ピーク部分を打ち消すに充分なドーズ量で第2導電型不純物をイオン注入する。
第1導電型半導体領域、オフセットドレイン領域、ソース領域及びドレイン領域の形成において、例えば、ドーズ量1×1013〜1×1014cm−2の第1導電型不純物をイオン注入し、ドーズ量5×1012〜1×1014cm−2の第2導電型不純物をイオン注入して、第1導電型半導体領域及びオフセットドレイン領域を形成し、ドーズ量1×1015〜1×1016cm−2の第2導電型不純物をイオン注入して第2導電型のソース領域及びドレイン領域を形成することができる。
第1導電型半導体領域と分離領域直下の第1導電型の素子分離層とは、これ等を同時に形成する。このとき、分離領域直下の半導体表面がイオン注入時の不純物濃度ピークとなるように第1導電型不純物を導入し、第1導電型半導体領域と分離領域直下の第1導電型の素子分離層とを同時に形成する。不純物のイオン注入では、例えば、開口端部がテーパー状に形成されたポジ型レジストマスクを介して第1導電型不純物をイオン注入し、開口端部がテーパー状に形成されたポジ型レジストマスクを介して第2導電型不純物をイオン注入し、第1導電型半導体領域と分離領域直下の第1導電型の素子分離層とオフセットドレイン領域とを同時に形成する。
ソース領域及びオフセットドレイン領域間のチャネル領域、すなわち第1導電型半導体領域の表面のチャネル領域は、全域を均一な濃度で形成する。
本発明に係る半導体装置の製造方法は、CMOSトランジスタを有する半導体装置の製造に適用した場合、上記第1導電型半導体領域を、CMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタのバックゲート領域とし、上記オフセットドレイン領域を、CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成する。
本発明の半導体装置によれば、そのオフセットドレイン構造のMOSトランジスタにおいて、第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分からなる低濃度のオフセットドレイン領域が形成されるので、第1導電型半導体領域のチャネル領域側の表面の上記一部に形成される高濃度不純物領域がオフセットドレイン領域で打ち消されて除去される。これによって、ソース領域とオフセットドレイン領域間の第1導電型半導体領域で形成される実質的なチャネル領域の全域が均一な低濃度で形成され、スレッショルド電圧Vthが設計値より大きくなったり、ばらついたりすることがなく、安定したスレッショルド電圧Vth及び安定した低オン抵抗が得られる。従って、高耐圧で且つ安定したスレッショルド電圧Vth及び低オン抵抗の両立したオフセットドレイン構造のMOSトランジスタを実現することが可能になる。
オフセットドレイン領域の第1導電型半導体領域の表面の一部に重なる部分は、第1導電型不純物導入領域を第2導電型不純物で打ち消した領域で形成される。このため、オフセットドレイン領域が、その第1導電型半導体領域の表面の一部に重なる部分と第1導電型半導体領域に重ならない部分とを低濃度の第2導電型半導体領域にして形成されるときは、チャネル領域の全域が均一の濃度となり、設計通りの安定したスレッショルド電圧Vthが得られる。また、オフセットドレイン領域の第1導電型半導体領域に重なる部分が第1導電型になったとしても、第1導電型半導体領域の不純物濃度より低濃度領域で形成されるので、実質的なスレッショルド電圧Vthはソース領域及びオフセットドレイン領域間の濃度の高い第1導電型半導体領域、つまりチャネル領域で決められ、設計通りの安定したスレッショルド電圧Vthが得られる。
第1導電型半導体領域と、分離領域の直下の第1導電型の素子分離層(いわゆるチャネルストップ層)とを同時に形成するので、製造工程の簡素化が図られる。そして、分離領域を選択酸化によるフィールド絶縁層で形成し、フィールド絶縁層直下の半導体表面が不純物濃度ピークとなるイオン注入により、第1導電型半導体領域及び第1導電型の素子分離層を同時に形成する場合も、上記のオフセットドレイン領域を有するので、表面側に不要な高濃度領域が形成されず、安定したスレッショルド電圧Vthが得られる。
本発明のMOSトランジスタをCMOSトランジスタに適用した場合には、上記構成のオフセットドレイン構造のMOSトランジスタを、CMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタとして形成し、この第2導電型チャネルMOSトランジスタの第1導電型半導体領域をバックゲート領域となし、そのオフセットドレイン領域を、CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成する構成とすることにより、工程を追加せず、既存の工程数で高耐圧のCMOSトランジスタが得られる。
本発明の半導体装置の製造方法によれば、そのオフセットドレイン構造のMOSトランジスタの製造において、上述した一連の工程、特に、第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分とからなり、ドレイン領域の不純物濃度よりも低い不純物を有するオフセットドレイン領域を形成する工程を有するので、第1導電型半導体領域のチャネル領域側の表面の上記一部に形成される高濃度領域がオフセットドレイン領域で打ち消されて除去され、ソース領域及びオフセットドレイン領域間の第1導電型半導体領域で形成される実質的なチャネル領域の濃度を全域で均一にすることができる。従って、スレッショルド電圧Vthが設計値より大きくなったり、ばらついたりせず、安定したスレッショルド電圧Vth及び低オン抵抗を両立したオフセットドレイン構造の高性能、高耐圧のMOSトランジスタを容易且つ信頼性良く製造することができる。
オフセットドレイン領域を、その第1導電型半導体領域に重ならない部分と第1導電型半導体領域の表面の一部に重なる部分が、共に低濃度の第2導電型半導体領域となるように形成することにより、上記の安定したスレッショルド電圧Vth及び低オン抵抗を有するオフセットドレイン構造のMOSトランジスタを製造することができる。また、オフセットドレイン領域を、その第1導電型半導体領域に重ならない部分が低濃度の第2導電型半導体領域となり、第1導電型半導体領域の表面の一部に重なる部分が第1導電型半導体領域の不純物濃度よりも低濃度の第1導電型半導体領域となるように形成するときも、その第1導電型半導体領域に重なる部分はオフセットドレイン領域として作用し、上記の安定したスレッショルド電圧Vth及び低オン抵抗を有するオフセットドレイン構造のMOSトランジスタを製造することができる。
第1導電型不純物をイオン注入した後、第2導電型不純物をイオン注入し、同時に活性化の熱処理を行って、第1導電型半導体領域とオフセットドレイン領域を同時に形成するときは、製造の簡素化が図れる。このとき、第1導電型不純物をイオン注入した後、表面側の一部に発生する不純物濃度ピークを打ち消すに充分なドーズ量で第2導電型不純物をイオン注入することにより、上記表面側の一部に発生する第1導電型不純物の濃度ピークに対応する部分には第1導電型の高濃度領域は形成されず、全域で濃度が均一である実質的なチャネル領域を形成することができる。
第1導電型半導体領域及びオフセットドレイン領域の形成において、ドーズ量1×1013〜1×1014cm−2の第1導電型不純物をイオン注入し、ドーズ量5×1012〜1×1014cm−2の第2導電型不純物をイオン注入することにより、上述したオフセットドレイン領域と全域で均一な濃度のチャネル領域を有する第1導電型半導体領域とを形成できる。また、ドーズ量1×1015〜1×1016cm−2の第2導電型不純物をイオン注入して第2導電型のソース領域及びドレイン領域を形成することにより、上記第1導電型半導体領域及びオフセットドレイン領域の形成と相俟って、上述したオフセットドレイン構造のMOSトランジスタの製造を可能にする。
第1導電型半導体領域と分離層直下の第1導電型の素子分離層を同時に形成するので、製造工数を減らし、製造工程の簡素化を図ることができる。分離領域直下の半導体表面がイオン注入時の不純物濃度ピークとなるように第1導電型不純物を導入して、第1導電型半導体領域と第1導電型の素子分離層を同時に形成するときも、上述のようにしてオフセットドレイン領域を形成するので、チャネル領域側の表面に不要な高濃度領域が形成されることがない。イオン注入用のマスクとして、ポジ型のフォトレジストマスクを用いるときは、開口端部がテーパー状に形成され、このテーパー状の部分で第1導電型不純物の濃度ピークが表面側にくるが、上述のようにしてオフセットドレイン領域を形成するので、チャネル領域側の表面に不要な高濃度不純物領域が形成されることがない。
本発明のMOSトランジスタの製造方法をCMOSトランジスタの製造に適用した場合には、上記第1導電型半導体領域をCMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタのバックゲート領域とし、上記オフセットドレイン領域をCMOトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成することにより、工程を追加することなく既存の工程数で、少なくとも一方のMOSトランジスタを高耐圧で且つ安定したスレッショルド電圧Vth及び低オン抵抗を有するオフセットドレイン構造としてなるCMOSトランジスタを搭載した半導体装置を製造することが可能になる。
発明を実施するための最良の形態
以下、図面を参照して本発明の実施の形態を説明する。
図1は、本発明に係る半導体装置、特に高性能高耐圧MOSトランジスタの一実施の形態を示す。
本実施の形態に係る高耐圧MOSトランジスタ21は、いわゆるオフセットドレイン構造のMOSトランジスタである。この高耐圧MOSトランジスタ21は、第1導電型、例えばp型のシリコン半導体基板22上に第2導電型、例えばn型の埋込み層23を介してn型エピタキシャル層24を成長し、素子分離領域、本例では選択酸化(LOCOS)によるフィールド絶縁層25で分離した素子形成領域に形成される。即ち、n型埋込み層23に接するように表面に臨んで、p型半導体ウェル領域26が形成されると共に、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域27が形成される。このオフセットドレイン領域27は、p型半導体ウェル領域26に重ならない部分と、p型半導体ウェル領域26の表面の一部に重なる部分とから成る。オフセットドレイン領域27は、n型不純物を導入して形成され、そのp型半導体ウェル領域26の表面の一部に重なる部分はp型不純物導入領域をn型不純物で打ち消した領域で形成される。従って、オフセットドレイン領域27は、図示のようにp型半導体ウェル領域26に重ならない部分とp型半導体ウェル領域26の表面の一部に重なる部分とを、共に低濃度の半導体領域、いわゆるn−半導体領域で形成することができる。また、オフセットドレイン領域27は、p型半導体ウェル領域23と重ならない部分がn−半導体領域となり、p型半導体ウェル領域23の表面の一部に重なる部分がp型半導体ウェル領域26の不純物濃度より低い不純物濃度のp型半導体領域(例えばp−−領域)となるように形成することもできる。このオフセットドレイン領域27は、所謂ドリフト領域とも呼ばれる。フィールド絶縁層25の直下にはp型素子分離層(いわゆるp型チャネルストップ層)33が形成される。このp型素子分離層33は、p型半導体ウェル領域26の形成工程で同時に形成される。
p型半導体ウェル領域26の表面には高濃度のn+ソース領域28Sが形成される。また、n−半導体領域によるオフセットドレイン領域27の表面には高濃度のn+ドレイン領域28Dが形成れる。そして、n+ソース領域28S端に接するようにp型半導体ウェル領域26表面のチャネル領域28Cからオフセットドレイン領域27の一部に跨がる表面上にゲート絶縁膜29を介してゲート電極30が形成される。n+ドレイン領域28Dは、ゲート絶縁膜29及びゲート電極30の他端より離れた位置に形成される。ゲート電極30を含む全面に例えばSiO2膜よりなる絶縁膜31が形成され、絶縁膜31に設けたコンタクトホールを介して、それぞれソース電極32S及びドレイン電極32Dがn+ソース領域28S及びn+ドレイン領域28Dに接続される。なお、フィールド絶縁層25とその直下のp型チャネルストップ層33で、実質的な素子分離領域が形成される。このようにして本実施の形態に係る高耐圧MOSトランジスタ21が構成される。
この高耐圧MOSトランジスタ21をCMOSトランジスタに適用した場合には、一方の第2導電型チャネルMOSトランジスタを構成する上記オフセットドレイン領域27が、図示せざるも他の領域に形成される第1導電型チャネルMOSトランジスタにおけるバックゲート領域となる第2導電型の半導体ウェル領域と同時に形成される。即ち、高耐圧MOSトランジスタ21を、CMOSトランジスタを構成する一方のnチャネルMOSトランジスタとしたとき、n+ドレイン領域28Dに電気的に接続する低濃度のn−半導体領域によるオフセットドレイン領域27は、CMOSトランジスタを構成する他方のpチャネルMOSトランジスタのバックゲート領域となるn型半導体ウェル領域の形成工程で同時に形成される。
図2〜図6は、上述の高耐圧MOSトランジスタ21の製造方法の一実施の形態を示す。
先ず、図2Aに示すように、第1導電型、例えばp型のシリコン半導体基板22を用意し、この半導体基板22の一主面に熱酸化による所要の厚さの絶縁膜41を形成する。本例では900℃〜1000℃程度のスチーム酸化により厚さ30nmから50nm程度のSiO2膜41を形成する。次いで、フォトリソグラフィー技術及びイオンインプランテーション技術を用いて、素子形成領域に対応する部分に開口42aを有するフォトレジストマスク42を形成すると共に、このフォトレジストマスク42を介して第2導電型不純物、即ちn型不純物40をイオン注入してp型半導体基板22にn型イオン注入領域23Aを形成する。
本例ではドーズ量1×1013〜5×1013cm−2程度のリン(P)40をイオン注入する。次いで、図2Bに示すようにフォトレジストマスク42を除去した後、950℃〜1000℃程度の熱処理を行い、n型埋込み層23を形成する。
次に、図2Cに示すように、熱酸化の絶縁膜41を除去し、半導体基板22上に所定の抵抗率、本例では5〜10Ω・cmのn型エピタキシャル層24を成長する。この半導体基板22、n型埋込み層23及びn型エピタキシャル層24で、半導体基体が構成される。
次に、図3Aに示すように、n型エピタキシャル層24の表面に熱酸化による酸化シリコン膜43を形成する。本例では900℃〜950℃程度のスチーム酸化により膜厚60nm〜100nmのSiO2膜43を形成する。
続いて、SiO2膜43上に減圧CVD(化学気相成長)法により窒化シリコン膜44を形成する。本例では膜厚80nm〜100nm程度のSi3N4膜44を形成する。
次に、図3Bに示すように、目的の高耐圧MOSトランジスタを形成すべき素子形成領域(いわゆるアクティブ領域)に対応する領域上にフォトリソグラフィ技術を用いてフォトレジストマスク45を形成する。次いで、例えばRIE(反応性イオンエッチング)などの異方性エッチング技術を用いてSi3N4膜44、SiO2膜43及びn型エピタキシャル層24の一部表面を選択的にエッチング除去する。
次に、フォトレジストマスク45を除去した後、図3Cに示すように、選択酸化(LOCOS)処理してフィールド絶縁層25を形成する。本例では950℃〜1000℃程度のスチーム酸化で酸化膜厚が600nm〜900nm程度の酸化シリコン層25を形成する。このとき、予め選択酸化される領域のエピタキシャル層24の表面が選択除去されているので、フィールド絶縁層24はエピタキシャル層24と同一面となるように形成される。このフィールド絶縁層25で囲まれた領域が素子形成領域46となる。続いて、ホットリン酸によりSi3N4膜44を除去する。更に、フッ酸(HF)系薬液を用いてn型エピタキシャル層24表面のSiO2膜43を除去した後、再び熱酸化膜、本例では950℃〜1000℃のスチーム酸化で膜厚20nm〜50nm程度のSiOに膜47を形成する。
次に、図4Aに示すように、フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、その後に形成されるべきフィールド絶縁層25の一部直下の半導体領域、及びアクティブ領域となるp型半導体ウェル領域に対応した領域に、p型不純物49をイオン注入する。
即ち、フィールド絶縁層25を形成した後に、例えばポジ型のフォトレジスト膜をパターニングして、素子形成領域46の一半部から一方の側のフィールド絶縁層25の一部に跨がるような開口48aと、フィールド絶縁層25上に位置した開口48bとを有するフォトレジストマスク48を形成する。フォトレジストマスク48がポジ型のフォトレジストマスクであるので、その開口48a,48bの開口端部は図示するようにテーパー状に形成される。
続いて、このフォトレジストマスク48を介して、p型不純物49をイオン注入する。本例ではドーズ量1×1013〜1×1014cm−2程度のボロン(B)49をイオン注入する。ボロン49のイオン注入では、フィールド絶縁層25直下のn型エピタキシャル層表面、アクティブ領域ではn+埋込み層23の表面(従ってその深さ位置)でボロン濃度がピーク50になるように行われる。従って、フォトレジストマスク48の開口端部(テーパー状端部)直下のアクティブ領域では、ボロンイオンがフォトレジストマスク48を突き抜け、フォトレジストマスク48のテーパー角度に沿ってボロン濃度のピーク50がn型エピタキシャル層24の表面付近へ移動される。
次に、フォトレジストマスク48を除去し、図4Bに示すように、再度フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、その後に形成されるべき低濃度のオフセットドレイン領域に対応した領域に、n型不純物56をイオン注入する。
即ち、例えばポジ型のフォトレジストマスク51を形成し、このフォトレジストマスク51を介してn型不純物をイオン注入する。このn型不純物のイオン注入は、先にイオン注入したp型不純物の表面側の濃度ピーク50部分を打ち消すようにp型不純物イオン注入領域へ延長して行われる。本例ではドーズ量が5×1012〜1×1014cm−2程度のリン(P)をイオン注入する。57はリン濃度ピーク部分を示す。
次に、図5Aに示すように、フォトレジストマスク51を除去した後、熱処理を行い、本例では1100℃〜1200℃程度の熱処理を行い、フィールド絶縁層25の一部直下に素子分離層となるp型チャネルストップ層33を形成すると共に、アクティブ領域にp型半導体ウェル領域26とオフセットドレイン領域となるn−半導体領域27を同時に形成する。n−半導体領域27は、n型埋込み層23に達すると共に、p型半導体ウェル領域26に重ならないアクティブ領域から一部がp型半導体ウェル領域26の表面の一部に重なるように形成される。このn−半導体領域27がp型半導体ウェル領域26の表面の一部に重なる部分は、本来p型半導体ウェル領域26表面のチャネル領域28Cに在ってp型不純物濃度が高い部分であるが、n−半導体領域27によりこの高濃度の部分が打ち消される。即ち、n−半導体領域27のp型半導体ウェル領域26に重なる部分では、n型不純物のドーズ量によってn−領域となったり、p−−領域となったりする。p−−領域であってもp型半導体ウェル領域26の不純物濃度より低濃度であるので、このn−領域、p−−領域は実質的にオフセットドレイン領域となる。
p型半導体ウェル領域26は、n型埋込み層23に達し且つ表面のチャネル領域28Cの全域が均一の低濃度となるように形成される。表面には熱酸化によるSiO2膜52が形成される。
次に、フッ酸(HF)系薬液を用いて表面のSiO2膜52を除去し、図5Bに示すように、p型半導体ウェル領域26及びn−半導体領域によるオフセットドレイン領域27の表面を含む全面にゲート絶縁膜29及びゲート電極材料膜301を順次に形成する。
本例では、950℃〜1000℃程度のスチーム酸化で膜厚20nm〜50nm程度のゲート絶縁膜(SiO2膜)29を形成する。続いて、CVD法により膜厚400nm程度のn型不純物をドープしたn+多結晶シリコン膜によるゲート電極材料膜301を形成する。
次に、図5Cに示すように、フォトリソグラフィ技術及びRIE等の異方性エッチング技術を用いて、ゲート絶縁膜29及びゲート電極材料膜301を選択除去し、ゲート形成領域のみにゲート絶縁膜29及びゲート電極30を形成する。ゲート絶縁膜29及びゲート電極30は、p型半導体ウェル領域26の表面によるチャネル領域28Cからn−半導体領域27の一部に跨がって形成する。
続いて、フォトレジストマスク(図示せず)を除去した後、全面に熱酸化膜54を形成する。本例では800℃〜900℃程度のスチーム酸化で膜厚10nm〜20nm程度の酸化シリコン膜(SiO2膜)54を形成する。
次に、フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、バックゲート領域となるp型半導体ウェル領域26の電位取出し領域(いわゆるバックゲート取出し領域)にp型不純物をイオン注入する(図示せず)。本例ではドーズ量1×1015cm−2程度のボロン(B)をイオン注入する。
更に、上記のフォトレジストマスクを除去した後、同様にフォトリソグラフィ技術及びイオンインプランテーション技術を用いて、p型半導体ウェル領域26のソース形成領域とn−半導体領域27のドレイン形成領域に、夫々n型不純物をイオン注入する(図示せず)。本例ではドーズ量1×1015〜1×1016cm−2程度の砒素(As)をイオン注入する。
次に、上記のフォトレジストマスク(図示せず)を除去した後、図6Aに示すように、CVD法により絶縁膜、本例では膜厚600nm程度のSiO2膜55を形成し、更に所定温度、本例では850℃〜950℃程度の熱処理を行い、p型半導体ウェル領域26内のn+ソース領域28S及びn−半導体領域27内のn+ドレイン領域28Dを形成する。同時にp型半導体ウェル領域26内にp+ウェル領域取出し領域(図示せず)を形成する。SiO2膜54及びSiO2膜55で絶縁膜31が形成される。
次に、図6Bに示すように、フォトリソグラフィ技術及びRIE等の異方性エッチング技術を用いて、ソース、ドレイン、ゲートのそれぞれの取出し領域に対応した部分の絶縁膜31に選択的にコンタクト孔を形成し、これらのコンタクト孔を介してソース領域28Sに接続するソース電極32S、ドレイン領域28Dに接続するドレイン電極32D、p型半導体ウェル領域26に接続するp+ウェル取出し電極(図示せず)、ゲート電極30に接続するゲート取出し電極(図示せず)を形成する。ソース電極32S、ドレイン電極32D、ウェル取出し電極及びゲート取出し電極は、例えばAl膜、又は下からTi,TiON,Ti,Al−Siと順次積層したTi/TiON/Ti/Al−Si積層膜等のバリアメタルを含む金属膜、等を蒸着し、フォトリソグラフィ技術及びRIE技術によってパターニングして形成することができる。
このようにして目的の高性能高耐圧MOSトランジスタ21を有する半導体装置を得る。
上述の高耐圧MOSトランジスタ21を有する半導体装置の製造方法を、CMOSトランジスタを有する半導体装置の製造に適用した場合には、上記第1導電型半導体領域26を、CMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタのバックゲート領域とし、上記オフセットドレイン領域27を、CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成する。即ち、高耐圧MOSトランジスタ21を、CMOSトランジスタを構成する一方のnチャネルMOSトランジスタとしたとき、図4Bに示すオフセットドレイン領域27を形成するためのn型不純物56のイオン注入工程では同時に、他方のpチャネルMOSトランジスタのバックゲート領域となるn型半導体ウェル領域(図示せず)を形成すべき領域にも同じn型不純物56をイオン注入する。次いで、図5Aの熱処理工程で、nチャネルMOSトランジスタ21のp型半導体ウェル領域(バックゲート領域)26及びn−半導体領域によるオフセットドレイン領域27と、pチャネルMOSトランジスタのn型半導体ウェル領域(バックゲート領域:図示せず)とを同時に形成するようになす。以後、既存の工程を経てCMOSトランジスタを有する半導体装置を製造する。
本実施の形態に係るオフセットドレイン構造を有する高耐圧MOSトランジスタ21によれば、p型半導体ウェル領域26に重ならない部分とp型半導体ウェル領域26の表面の一部に重なる部分とからなる低濃度のオフセットドレイン領域(n−半導体領域)27が形成されるので、ゲート絶縁膜29直下のp型半導体ウェル領域26の表面の一部、したがってチャネル領域28Cの一部に形成される高濃度不純物領域が、オフセットドレイン領域27のp型半導体ウェル領域26に重なる部分で打つ消されて除去される。これによって、ソース領域28Sとオフセットドレイン領域27との間のp型半導体ウェル領域によるチャネル領域28Cの全域が均一な低濃度で形成される。従って、スレッショルド電圧Vthが設計値より大きくなったり、ばらつくことがなく安定したスレッショルド電圧Vthが得られると共に、安定した低オン抵抗が得られる。つまり、高耐圧と、安定したスレッショルド電圧Vth及び低オン抵抗とを両立した、高性能高耐圧MOSトランジスタを実現することができる。
MOSトランジスタ21をCMOSトランジスタに適用した場合には、このオフセットドレイン構造のMOSトランジスタ21を、CMOSトランジスタを構成する一方のnチャネルMOSトランジスタとして形成し、このnチャネルMOSトランジスタ21のオフセットドレイン領域(n−半導体領域)27を、CMOSトランジスタを構成する他方のpチャネルMOSトランジスタのバックゲート領域となるn型半導体ウェル領域と同時に形成する構成とすることにより、工程を追加せず、既存の工程数で高耐圧のCMOSトランジスタを得ることができる。
また、本実施の形態に係る高耐圧MOSトランジスタの製造方法によれば、前述した一連の工程、特にバックゲート領域となるp型半導体ウェル領域26に重ならない部分とp型半導体ウェル領域26の表面の一部に重なる部分とからなる低濃度のオフセットドレイン領域27を形成する工程を有するので、p型半導体ウェル領域26のチャネル領域側の表面の上記一部に形成される高濃度領域がオフセットドレイン領域27で打ち消されて除去され、ソース領域28S及びオフセットドレイン領域27間のp型半導体ウェル領域26で形成されるチャネル領域28Cの濃度を全域で均一にすることができる。従って、高耐圧と、スレッショルド電圧Vth及び低オン抵抗とを両立した高性能、高耐圧のMOSトランジスタ21を容易且つ安定して製造することができる。
上記高耐圧MOSトランジスタ21の製造方法をCMOSトランジスタの製造に適用した場合には、上記p型半導体ウェル領域21をCMOSトランジスタを構成する一方のnチャネルMOSトランジスタのバックゲート領域とし、上記オフセットドレイン領域27をCMOSトランジスタを構成する他方のpチャネルMOSトランジスタのバックゲート領域となるn型半導体ウェル領域と同時に形成することにより、工程を追加することなく、既存の工程数で、少なくとも一方のnチャネルMOSトランジスタを安定したスレッショルド電圧Vth及び低オン抵抗を有するオフセットドレイン構造として成るCMOSトランジスタを搭載した半導体装置を製造することができる。
【図面の簡単な説明】
図1は本発明に係る半導体装置、特にその高耐圧MOSトランジスタの一実施の形態を示す構成図である。
図2A〜Cは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その1)である。
図3A〜Cは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その2)である。
図4A〜Bは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その3)である。
図5A〜Cは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その4)である。
図6A〜Bは本発明に係る半導体装置、特にその高耐圧MOSトランジスタの製造方法の一実施の形態を示す製造工程図(その5)である。
図7Aは従来の半導体装置、特にその高耐圧MOSトランジスタの一例を示す構成図である。
図7Bは図7Aの製造途中の工程を示す工程図である。
図8は従来の半導体装置、特にその高耐圧MOSトランジスタの他の例を示す構成図である。
引用符号の説明
1,18,21・・・高耐圧MOSトランジスタ
2,22・・・第1導電型半導体基板
4,23・・・第2導電型埋込み層
5,24・・・第2導電型エピタキシャル層
3,25・・・フィールド絶縁層
6,26・・・第1導電型半導体ウェル領域
7,20,27・・・オフセットドレイン領域
8S,28S・・・ソース領域
8D,28D・・・ドレイン領域
8C,28C・・・チャネル領域
9,29・・・ゲート絶縁膜
10,30・・・ゲート電極
301・・・ゲート電極材料膜
31・・・絶縁膜
11S,32S・・・ソース電極
11D,32D・・・ドレイン電極
19,33・・・チャネルストップ層
40・・・n型不純物
41・・・熱酸化の絶縁膜
14,42,45,51・・・フォトレジストマスク
43,54・・・酸化シリコン膜
44・・・窒化シリコン膜
46・・・素子形成領域
47,55・・・SiO2膜
48・・・フォトレジストマスク
14a,14b,48a,48b・・・開口
49・・・p型不純物
15,50・・・p型不純物濃度ピーク
56・・・n型不純物
57・・・n型不純物濃度ピーク
Claims (20)
- 第1導電型半導体領域に第2導電型のソース領域が形成され、第2導電型のドレイン領域に電気的に接続され、該ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域が形成され、前記オフセットドレイン領域は、前記第1導電型半導体領域に重ならない部分と、前記第1導電型半導体領域の表面の一部に重なる部分とからなり、前記ソース領域及び前記オフセットドレイン領域間のチャネル領域から前記オフセットドレイン領域の一部に跨がる表面にゲート絶縁膜を介してゲート電極が形成されて成るMOSトランジスタを有してなることを特徴とする半導体装置。
- 前記オフセットドレイン領域の前記第1導電型半導体領域の表面の一部に重なる部分が、第1導電型不純物導入領域を第2導電型不純物で打ち消した領域で形成されて成ることを特徴とする請求の範囲第1項記載の半導体装置。
- 前記オフセットドレイン領域の前記第1導電型半導体領域に重ならない部分と前記第1導電型半導体領域の表面の一部に重なる部分が、共に第2導電型領域で形成されて成ることを特徴とする請求の範囲第1項記載の半導体装置。
- 前記オフセットドレイン領域の前記第1導電型半導体領域と重ならない部分が第2導電型領域で形成され、前記オフセットドレイン領域の第1導電型半導体領域の表面の一部に重なる部分が前記第1導電型半導体領域の不純物濃度よりも低い不純物濃度の第1導電型領域で形成されて成ることを特徴とする請求の範囲第1項記載の半導体装置。
- 前記MOSトランジスタがCMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタとして形成され、前記第1導電型半導体領域が前記第2導電型チャネルMOSトランジスタのバックゲート領域となり、前記オフセットドレイン領域が、前記CMOSトランジスタを構成する第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成されて成ることを特徴とする請求の範囲第1項記載の半導体装置。
- 前記MOSトランジスタを分離する分離領域の直下に、前記第1導電型半導体領域と同時に形成された第1導電型の素子分離層を有して成ることを特徴とする請求の範囲第1項記載の半導体装置。
- 前記分離領域が選択酸化によるフィールド絶縁層で形成され、前記フィールド絶縁層直下の半導体表面が不純物濃度ピークとなるイオン注入により、前記第1導電型半導体領域及び前記第1導電型の素子分離層が形成されて成ることを特徴とする請求の範囲第6項記載の半導体装置。
- 前記第1導電型半導体領域の表面のチャネル領域の全域が均一な濃度で形成されて成ることを特徴とする請求の範囲第1項記載の半導体装置。
- 半導体基体に素子形成領域を分離する分離領域を形成する工程と、前記素子形成領域に第1導電型半導体領域を形成する工程と、前記第1導電型半導体領域に重ならない部分と前記第1導電型半導体領域の表面の一部に重なる部分とからなり、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、前記第1導電型半導体領域及び前記オフセットドレイン領域に夫々第2導電型のソース領域及びドレイン領域を形成する工程と、前記ソース領域及び前記オフセットドレイン領域間の前記第1導電型半導体領域で構成されるチャネル領域から前記オフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
- 第1導電型半導体基板に第2導電型埋込み領域を形成し、第2導電型エピタキシャル層を形成した後、素子形成領域を分離する選択酸化によるフィールド絶縁層を形成する工程と、前記素子形成領域に第1導電型半導体領域を形成する工程と、前記第1導電型半導体領域に重ならない部分と前記第1導電型半導体領域の表面の一部に重なる部分とにわたって第2導電型不純物を導入して、ドレイン領域の不純物濃度よりも低い不純物濃度を有するオフセットドレイン領域を形成する工程と、前記第1導電型半導体領域及び前記オフセットドレイン領域に夫々第2導電型のソース領域及びドレイン領域を形成する工程と、前記ソース領域及び前記オフセットドレイン領域間の前記第1導電型半導体領域で構成されるチャネル領域から前記オフセットドレイン領域にわたる表面にゲート絶縁膜を介してゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
- 前記オフセットドレイン領域の前記第1導電型半導体領域に重ならない部分と前記第1導電型半導体領域の表面の一部に重なる部分を、共に第2導電型領域となるように形成することを特徴とする請求の範囲第9項記載の半導体装置の製造方法。
- 前記オフセットドレイン領域の前記第1導電型半導体領域に重ならない部分を第2導電型領域となるように形成すると共に、前記オフセットドレイン領域の前記第1導電型半導体領域の表面の一部に重なる部分を前記第1導電型半導体領域の不純物濃度よりも低い不純物濃度を有する第1導電型領域となるように形成することを特徴とする請求の範囲第9項記載の半導体装置の製造方法。
- 第1導電型不純物をイオン注入した後、第2導電型不純物をイオン注入し、同時に活性化の熱処理を行って、前記第1導電型半導体領域及び前記オフセットドレイン領域を形成することを特徴とする請求の範囲第10項記載の半導体装置の製造方法。
- 前記第1導電型不純物をイオン注入した後、表面側の不純物濃度ピーク部分を打ち消すに充分なドーズ量で第2導電型不純物をイオン注入することを特徴とする請求の範囲第13項記載の半導体装置の製造方法。
- ドーズ量1×1013〜1×1014cm−2の第1導電型不純物をイオン注入し、ドーズ量5×1012〜1×1014cm−2の第2導電型不純物をイオン注入して、前記第1導電型半導体領域及び前記オフセットドレイン領域を形成し、ドーズ量1×1015〜1×1016cm−2の第2導電型不純物をイオン注入して前記第2導電型のソース領域及びドレイン領域を形成することを特徴とする請求の範囲第10項記載の半導体装置の製造方法。
- 前記第1導電型半導体領域と前記分離領域直下の第1導電型の素子分離層とを同時に形成することを特徴とする請求の範囲第9項記載の半導体装置の製造方法。
- 前記分離領域直下の半導体表面がイオン注入時の不純物濃度ピークとなるように第1導電型不純物を導入し、前記第1導電型半導体領域と前記分離領域直下の第1導電型の素子分離層とを同時に形成することを特徴とする請求の範囲第16項記載の半導体装置の製造方法。
- 開口端部がテーパー状に形成されたポジ型レジストマスクを介して第1導電型不純物をイオン注入し、開口端部がテーパー状に形成されたポジ型レジストマスクを介して第2導電型不純物をイオン注入し、前記第1導電型半導体領域と前記分離領域直下の第1導電型の素子分離層と前記オフセットドレイン領域とを同時に形成することを特徴とする請求の範囲第10項記載の半導体装置の製造方法。
- 前記第1導電型半導体領域を、CMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタのバックゲート領域とし、前記オフセットドレイン領域を、前記CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成することを特徴とする請求の範囲第9項記載の半導体装置の製造方法。
- 前記第1導電型半導体領域を、CMOSトランジスタを構成する一方の第2導電型チャネルMOSトランジスタのバックゲート領域とし、前記オフセットドレイン領域を、前記CMOSトランジスタを構成する他方の第1導電型チャネルMOSトランジスタのバックゲート領域と同時に形成することを特徴とする請求の範囲第10項記載の半導体装置の製造方法。
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