KR20040028675A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20040028675A
KR20040028675A KR10-2003-7006016A KR20037006016A KR20040028675A KR 20040028675 A KR20040028675 A KR 20040028675A KR 20037006016 A KR20037006016 A KR 20037006016A KR 20040028675 A KR20040028675 A KR 20040028675A
Authority
KR
South Korea
Prior art keywords
region
conductivity type
conductive
semiconductor
drain region
Prior art date
Application number
KR10-2003-7006016A
Other languages
English (en)
Other versions
KR100882149B1 (ko
Inventor
모리히데키
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20040028675A publication Critical patent/KR20040028675A/ko
Application granted granted Critical
Publication of KR100882149B1 publication Critical patent/KR100882149B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 고내압 MOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명의 반도체 장치는 제 1 도전형 반도체 영역에 제 2 도전형의 소스 영역이 형성되고, 제 2 도전형의 드레인 영역에 접속되고, 드레인 영역의 불순물 농도보다도 저농도의 오프셋 드레인 영역이 형성되고, 오프셋 드레인 영역은 제 1 도전형 반도체 영역에 겹치지 않는 부분과 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분으로 이루어지고, 소스 영역 및 오프셋 드레인 영역간의 채널 영역으로부터 오프셋 드레인 영역의 일부에 걸친 표면에 게이트 절연막을 통하여 게이트 전극이 형성되는 MOS 트랜지스터를 갖는다.
이로써, 안정된 임계 전압(Vth) 및 낮은 온 저항을 갖는 오프셋 드레인형의 MOS 트랜지스터가 얻어진다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
최근에는 퍼스널 컴퓨터, 가정용 텔레비전 수상기의 대형화에 따라, 디스플레이 시장이 급속히 확대되어가고 있다. 또한, 현재 디스플레이 분야에서는 고세밀, 고휘도, 광시야각, 고콘트라스트 등 뛰어난 시인성으로서 음극선관이 가장 일반적이다. 한편, 대형화에 따른 점유 면적의 증가가 주목되고, 액정 디스플레이나 프로젝터 디스플레이에 더해, 유기 전계 발광 디스플레이 등의 박형화가 가능한 플랫 패널 디스플레이가 음극선관에 대신하는 차세대 디스플레이로서 기대되고 있다. 이러한 중에, 반도체 분야에서도 고내압 구동용 IC, 예를 들면 고내압 디스플레이 드라이버용 IC를 형성할 수 있는 고내압 프로세스가 요구되고 있다.
예를 들면, 종래 구조의 MOS 트랜지스터는 도시하지 않지만, 백 게이트 영역이 되는 제 1 도전형의 반도체 웰 영역에 제 2 도전형의 소스 영역 및 드레인 영역을 형성하고, 소스 영역 및 드레인 영역간의 반도체 웰 영역 표면에 게이트 절연막을 통하여 게이트 전극을 형성하여, 소위 대칭형으로 구성된다. 이러한 MOS 트랜지스터에서는 게이트 길이를 짧게 할수록, 채널 영역의 저항 성분이 작아져 동작 스피드가 빠른 MOS 트랜지스터가 된다. 그러나, 이러한 구조의 MOS 트랜지스터에 있어서는 동작 스피드를 올리기 위해서 게이트 길이를 짧게 하려 하면, 드레인 전압을 올려 행한 경우, 드레인 영역으로부터의 공핍층이 소스 영역에 도달하여 브레이크다운을 일으키므로, 내압이 얻어지지 않는다.
그래서, 고내압 MOS 트랜지스터로서, 소스-드레인간 내압을 높이도록 한 오프셋 드레인형의 가로 방향 동작 MOS 트랜지스터, 소위 LD(Lateral-difused) MOS 트랜지스터라고 불리는 것이 개발되어 있다. 도 8은 오프셋 드레인형의 고내압 MOS 트랜지스터의 일례를 도시한다. 본 예는 n 채널 MOS 트랜지스터에 적용한 경우이다. 이 고내압 MOS 트랜지스터(18)는 백 게이트 영역이 되는 p형의 반도체 웰 영역(6)내에 저농도의 n-반도체 영역에 의한 오프셋 드레인 영역(20)을 만들어 넣은 구조이다. 즉, 제 1 도전형, 예를 들면 p형의 실리콘 반도체 기판(2)상에, 제 2 도전형인 n형의 매립층(4)을 통하여 n형 에피텍셜층(5)을 성장한 후, 소자 분리 영역, 예를 들면 선택 산화(소위 LOCOS)에 의한 필드 절연층(3)으로 분리한 소자 형성 영역이 형성된다. 이 소자 형성 영역 내에 n형 매립층(4)에 접촉하도록, 표면에 임하여 p형 반도체 웰 영역(6)이 형성되고, 이 p형 반도체 웰 영역(6)내에 드레인영역(8D)의 불순물 농도보다도 낮은 불순물 농도의 n-반도체 영역, 소위 오프셋 드레인 영역(20)이 형성된다. 그리고, p형 반도체 웰 영역(6)내에 고농도의 n+소스 영역(8S)이 형성되는 동시에, 오프셋 드레인 영역(20)내에 게이트로부터 떨어져 고농도의 n+드레인 영역(8D)이 형성되고, 소스 영역(8S)과 오프셋 드레인 영역(20)간의 p형 반도체 웰 영역(6)에 의한 채널 영역(8C)의 표면에 게이트 절연막(9)을 통하여 게이트 전극(10)이 형성된다. 소스 영역(8S) 및 드레인 영역(8D)은 각각 소스 전극(11S) 및 드레인 전극(11D)이 접속된다. 12는 SiO2등에 의한 절연막이다. 이렇게 하여, 고내압 MOS 트랜지스터(18)가 구성된다. 이 오프셋 드레인형의 고내압 MOS 트랜지스터(18)에서는 드레인 전압의 인가 시에 발생하는 공핍층을 저농도의 n-반도체 영역에 의한 오프셋 드레인 영역(20)측으로 확대함으로써, 전계를 완화하여 고내압화를 도모하고 있다. 도 8의 고내압 MOS 트랜지스터(18)에 있어서는 오프셋 드레인 영역(20)을 형성하기 위한 별도의 공정을 새롭게 추가할 필요가 있다.
한편, 오프셋 드레인형의 고내압 MOS 트랜지스터를 CM0S 트랜지스터에 적용한 경우에, 공정을 추가하지 않고서 기존의 공정으로 제작할 수 있는 구조의 오프셋 드레인형의 고내압 MOS 트랜지스터가 제안되어 있다. 도 7a는 CMOS 트랜지스터의 기존의 공정에서 제작할 수 있는 오프셋 드레인형의 고내압 MOS 트랜지스터의 기본 구조를 도시한다.
이 고내압 MOS 트랜지스터(1)는 제 1 도전형, 예를 들면 p형의 실리콘 반도체 기판(2)상에 제 2 도전형, 예를 들면 n형의 매립층(4)을 통하여 n형 에피텍셜층(5)을 성장한 후, 소자 분리 영역, 예를 들면 선택 산화(소위 LOCOS)에 의한 필드 절연층(3)으로 분리한 소자 형성 영역 내에 형성된다. 즉, 이 소자 형성 영역 내에 n형 매립층(4)에 접촉하도록, 표면에 임하여 백 게이트 영역이 되는 p형 반도체 웰 영역(6)과, 드레인 영역의 불순물 농도보다도 저농도의 n-반도체 영역, 소위 오프셋 드레인 영역(7)이 형성된다. 필드 절연층(3)의 바로 아래의 p형의 소자 분리층, 소위 채널 스톱층(19)은, p형 웰 영역(6)과 동일한 공정에서 동시에 형성된다. p형 반도체 웰 영역(7)내에는 고농도의 n+소스 영역(8S)이 형성되는 동시에, 오프셋 드레인 영역인 n-반도체 영역(7)내에는 게이트로부터 떨어져서 고농도의 n+드레인 영역(8D)이 형성된다. 그리고, p형 반도체 웰 영역(6)에 의한 채널 영역(8C)으로부터 오프셋 드레인 영역인 n-반도체 영역(7)의 일부에 걸친 표면에 게이트 절연막(9)을 통하여 게이트 전극(10)이 형성된다. 소스 영역(8S) 및 드레인 영역(8D)은 각각 소스 전극(11S) 및 드레인 전극(11D)이 접속된다. 12는 SiO2등에 의한 절연막이다. 이렇게 하여 고내압 MOS 트랜지스터(1)가 구성된다.
이 고내압 MOS 트랜지스터(1)에서는 상술한 바와 같이, 소스 전극(11S), 드레인 전극(11D)간에 역바이어스가 인가되면, p형 반도체 웰 영역(6)과 n-반도체 영역에 의한 오프셋 드레인 영역(드리프트(drift) 영역이라고도 불린다; 7)과의 사이의 pn 접합으로부터 n-반도체 영역(7)으로 공핍층이 연장된다. 이 n-반도체 영역(7)으로의 공핍층의 연장을 이용하여, 전계를 완화시킴으로써 MOS 트랜지스터(1)의 내압을 확보하고 있다.
상술한 고내압 MOS 트랜지스터(1)를 CM0S 트랜지스터에 적용한 경우에는, 한쪽의 제 2 도전형 채널 MOS 트랜지스터를 구성하는 상기 오프셋 드레인 영역(7)을, 도시하지 않지만 다른 영역에 형성되는 다른쪽의 제 1 도전형 채널 MOS 트랜지스터에 있어서의 백 게이트 영역이 되는 반도체 웰 영역과 동시에 형성하도록 이루어진다. 즉, 상기 고내압 MOS 트랜지스터(1)를, CM0S 트랜지스터를 구성하는 한쪽의 n 채널 MOS 트랜지스터로 하였을 때, n+드레인 영역(8D)에 접속하는 저농도의 n-반도체 영역에 의한 오프셋 드레인 영역(7)은 CMOS 트랜지스터를 구성하는 다른쪽의 p 채널 MOS 트랜지스터의 백 게이트가 되는 n형 반도체 웰 영역의 형성 공정에서 동시에 형성된다. 이로써, 기존의 공정수로 오프셋 드레인형의 고내압 MOS 트랜지스터를 갖는 CM0S 트랜지스터를 제조할 수 있다.
그런데, 상술한 고내압 MOS 트랜지스터(1)에서는 소자 분리층(p형 채널 스톱층; 19)과 p형 반도체 웰 영역(6)의 형성 공정을 겸용하고 있기 때문에, 도 7b에 도시하는 바와 같이 n형 에피텍셜층(5)을 성장하여, LOCOS에 의한 필드 절연층(3)을 형성한 후에, 소자 분리층(19)과 p형 반도체 웰 영역(6)을 동시에 형성하고 있었다. 즉, 필드 절연층(3)을 형성한 후에, 예를 들면 포지티브형의 포토레지스트막을 패터닝하여, 필드 절연층(3)의 일부에 걸치는 개구(14a)와, 필드 절연층(3)상에위치한 개구(14b)를 갖는 포토레지스트 마스크(14)를 형성하고, 이 포토레지스트 마스크(14)를 통하여 p형 불순물 이온, 예를 들면 붕소(16)를 이온 주입하여 p형 반도체 웰 영역(6)과 소자 분리층(p형 채널 스톱층; 19)을 형성하고 있었다. 이 때문에, 이온 주입 조건은 소자 분리층(19)의 형성을 고려하여, 필드 절연층(3) 바로 아래의 n형 에피텍셜층(5)의 표면(따라서 그 깊이 위치)에서 불순물 농도가 피크(15)가 되도록 설계된다. 또, 포지티브형의 포토레지스트 마스크(14)에서는 포토레지스트막에 대한 노광 시의 빛의 간섭에 의해, 개구(14a, 14b)의 단부는 도시하는 바와 같이 테이퍼형(tapered)으로 형성된다.
상술한 고내압 MOS 트랜지스터(1)에서는 필드 절연층(3)의 막 두께가 예를 들면 800nm 정도이고, 이온 주입 에너지는 360keV 정도이다. 이와 같이 이온 주입에너지가 커지면, 포토레지스트 마스크(14)의 막 두께도 후막화 할 필요가 있고, 예를 들면 2.4μm 정도 필요하게 된다. 이와 같이 프로세스 조건을 최적화함으로써, 공정의 겸용화가 가능해진다.
그러나, 이온 주입의 고에너지화에 동반하여 임계 전압(Vth)이 설계치보다 커지거나, 벗어나는 중요한 문제가 있었다. 즉, 도 7b에 도시하는 바와 같이 이온 주입 에너지가 크면, 소자 형성 영역측에서는 포토레지스트 마스크(14)의 개구 단부(테이퍼형 단부)에 있어서 불순물 이온(16)이 포토레지스트 마스크(14)를 뚫고 나가, 포토레지스트 마스크(14)의 테이퍼 각도에 따라 불순물 농도의 피크(15)가 n형 에피텍셜층(5) 표면 부근으로 이동하여, 임계 전압(Vth)에 중대한 영향을 미치게 하는 고농도 불순물 영역(17; 도 7a 참조)이 형성되어 버린다.
본 발명은 고내압 MOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는 오프셋 드레인 구조의 고내압 MOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 반도체 장치, 특히 그 고내압 MOS 트랜지스터의 일 실시예를 도시하는 구성도.
도 2a 내지 도 2c 본 발명에 따른 반도체 장치, 특히 그 고내압 MOS 트랜지스터의 제조 방법의 일 실시예를 도시하는 제조 공정도(그 1).
도 3a 내지 도 3c는 본 발명에 따른 반도체 장치, 특히 그 고내압 MOS 트랜지스터의 제조 방법의 일실시예를 도시하는 제조 공정도(그 2).
도 4a 내지 도 4b는 본 발명에 따른 반도체 장치, 특히 그 고내압 MOS 트랜지스터의 제조 방법의 일실시예를 도시하는 제조 공정도(그 3).
도 5a 내지 도 5c는 본 발명에 따른 반도체 장치, 특히 그 고내압 MOS 트랜지스터의 제조 방법의 일실시예를 도시하는 제조 공정도(그 4).
도 6a 내지 도 6b는 본 발명에 따른 반도체 장치, 특히 그 고내압 MOS 트랜지스터의 제조 방법의 일실시예를 도시하는 제조 공정도(그 5).
도 7a는 종래의 반도체 장치, 특히 그 고내압 MOS 트랜지스터의 일례를 도시하는 구성도.
도 7b는 도 7a의 제조 도중의 공정을 도시하는 공정도.
도 8은 종래의 반도체 장치, 특히 그 고내압 MOS 트랜지스터의 다른 예를 도시하는 구성도.
본 발명은 채널 영역의 일부에 고농도 불순물 영역이 형성되는 것을 저지하고, 고내압으로 안정된 임계 전압(Vth) 및 낮은 온 저항의 양립을 가능하게 한 고내압 MOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치는 제 1 도전형 반도체 영역에 제 2 도전형의 소스 영역이 형성되고, 제 2 도전형의 드레인 영역에 전기적으로 접속되어 상기 드레인 영역의 불순물 농도보다도 낮은 불순물 농도를 갖는 오프셋 드레인 영역이 형성되고, 이 오프셋 드레인 영역이 제 1 도전형 반도체 영역에 겹치지 않는 부분과 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분으로 이루어지고, 소스 영역 및 오프셋 드레인 영역간의 채널 영역에서 오프셋 드레인 영역의 일부에 걸친 표면에 게이트 절연막을 통하여 게이트 전극이 형성되는 MOS 트랜지스터를 갖고 구성한다.
오프셋 드레인 영역의 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분은 제 1 도전형 불순물 도입 영역을 제 2 도전형 불순물로 상쇄한 영역으로 형성된다. 이 때문에, 예를 들면, 오프셋 드레인 영역으로서는 그 제 1 도전형 반도체영역에 겹치지 않는 부분과 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분을, 모두 저농도의 제 2 도전형 영역으로 형성한 구성으로 할 수 있다. 또한, 오프셋 드레인 영역으로서는 그 제 1 도전형 반도체 영역과 겹치지 않는 부분을 저농도의 제 2 도전형 영역으로 형성하고, 그 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분을 제 1 도전형 반도체 영역의 불순물 농도보다도 낮은 불순물 농도의 제 1 도전형 영역으로 형성한 구성으로 할 수도 있다.
소스 영역과 오프셋 드레인 영역간의 채널 영역, 즉 제 1 도전형 반도체 영역의 표면의 채널 영역은 전영역이 균일한 농도로 형성된다.
상기 MOS 트랜지스터에서는 MOS 트랜지스터를 분리하는 분리 영역의 바로 아래에, 제 1 도전형 반도체 영역과 동시에 형성된 제 1 도전형의 소자 분리층(소위 채널 스톱층)을 갖는다. 이 경우, 분리 영역을 선택 산화에 의한 필드 절연층으로 형성하고, 필드 절연층 바로 아래의 반도체 표면이 불순물 농도 피크가 되는 이온 주입에 의해, 제 1 도전형 반도체 영역 및 제 1 도전형의 소자 분리층을 형성할 수 있다.
본 발명에 따른 반도체 장치는 CM0S 트랜지스터를 갖는 반도체 장치에 적용한 경우, 상기 구성의 오프셋 드레인형의 MOS 트랜지스터를 CMOS 트랜지스터를 구성하는 한쪽의 제 2 도전형 채널 MOS 트랜지스터로서 형성하고, 이 제 2 도전형 채널 MOS 트랜지스터의 제 1 도전형 반도체 영역을 백 게이트 영역으로 구성하고, 그 오프셋 드레인 영역을, CM0S 트랜지스터를 구성하는 다른쪽의 제 1 도전형 채널 MOS 트랜지스터의 백 게이트 영역과 동시에 형성하여 구성한다.
본 발명에 따른 반도체 장치의 제조 방법은 반도체 기체에 소자 형성 영역을 분리하는 분리 영역을 형성하는 공정과, 소자 형성 영역에 제 1 도전형 반도체 영역을 형성하는 공정과, 제 1 도전형 반도체 영역에 겹치지 않는 부분과 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분으로 이루어지고, 드레인 영역의 불순물 농도보다도 낮은 불순물 농도를 갖는 오프셋 드레인 영역을 형성하는 공정과, 제 1 도전형 반도체 영역 및 오프셋 드레인 영역에 각각 제 2 도전형의 소스 영역및 드레인 영역을 형성하는 공정과, 소스 영역 및 오프셋 드레인 영역간의 제 1 도전형 반도체 영역으로 구성되는 채널 영역으로부터 오프셋 드레인 영역에 걸치는 표면에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정을 갖는다.
본 발명에 따른 반도체 장치의 제조 방법은 제 1 도전형 반도체 기판에 제 2 도전형 매립 영역을 형성하고, 제 2 도전형 에피텍셜층을 형성한 후, 소자 형성 영역을 분리하는 선택 산화에 의한 필드 절연층을 형성하는 공정과, 소자 형성 영역에 제 1 도전형 반도체 영역을 형성하는 공정과, 제 1 도전형 반도체 영역에 겹치지 않는 부분과 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분에 걸쳐서 제 2 도전형 불순물을 도입하여, 드레인 영역의 불순물 농도보다도 낮은 불순물 농도를 갖는 오프셋 드레인 영역을 형성하는 공정과, 제 1 도전형 반도체 영역 및 오프셋 드레인 영역에 각각 제 2 도전형의 소스 영역 및 드레인 영역을 형성하는 공정과, 소스 영역 및 오프셋 드레인 영역간의 제 1 도전형 반도체 영역으로 구성되는 채널 영역으로부터 오프셋 드레인 영역에 걸친 표면에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정을 갖는다.
오프셋 드레인 영역은 그 제 1 도전형 반도체 영역에 겹치지 않는 부분과 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분을, 모두 저농도의 제 2 도전형 영역이 되도록 형성한다. 또한, 오프셋 드레인 영역은 그 제 1 도전형 반도체 영역에 겹치지 않는 부분이 저농도의 제 2 도전형 영역이 되도록 형성하는 동시에, 그 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분이 제 1 도전형 반도체 영역의 불순물 농도보다도 낮은 불순물 농도를 갖는 제 1 도전형 영역이 되도록 형성하여도 좋다.
본 발명에서는 제 1 도전형 불순물을 이온 주입한 후, 제 2 도전형 불순물을 이온 주입하여, 동시에 활성화의 열처리를 하고, 제 1 도전형 반도체 영역 및 오프셋 드레인 영역을 형성할 수 있다. 이 때, 제 1 도전형 불순물을 이온 주입한 후, 표면측의 일부에 발생하는 불순물 농도 피크 부분을 상쇄하기에 충분한 도즈량으로 제 2 도전형 불순물을 이온 주입한다.
제 1 도전형 반도체 영역, 오프셋 드레인 영역, 소스 영역 및 드레인 영역의 형성에 있어서, 예를 들면, 도즈량 1×1013내지 1×1O14cm-2의 제 1 도전형 불순물을 이온 주입하여, 도즈량 5×1012내지 1×1014cm-2의 제 2 도전형 불순물을 이온 주입하고, 제 1 도전형 반도체 영역 및 오프셋 드레인 영역을 형성하여, 도즈량 1×1015내지 1×1016cm-2의 제 2 도전형 불순물을 이온 주입하여 제 2 도전형의 소스 영역 및 드레인 영역을 형성할 수 있다.
제 1 도전형 반도체 영역과 분리 영역 바로 아래의 제 1 도전형의 소자 분리층은 이러한 것들을 동시에 형성한다. 이 때, 분리 영역 바로 아래의 반도체 표면이 이온 주입 시의 불순물 농도 피크가 되도록 제 1 도전형 불순물을 도입하고, 제 1 도전형 반도체 영역과 분리 영역 바로 아래의 제 1 도전형의 소자 분리층을 동시에 형성한다. 불순물의 이온 주입에서는 예를 들면, 개구 단부가 테이퍼형으로 형성된 포지티브형 레지스트 마스크를 통하여 제 1 도전형 불순물을 이온 주입하여, 개구 단부가 테이퍼형으로 형성된 포지티브형 레지스트 마스크를 통하여 제 2 도전형 불순물을 이온 주입하여, 제 1 도전형 반도체 영역과 분리 영역 바로 아래의 제 1 도전형의 소자 분리층과 오프셋 드레인 영역을 동시에 형성한다.
소스 영역 및 오프셋 드레인 영역간의 채널 영역, 즉 제 1 도전형 반도체 영역의 표면의 채널 영역은 전영역을 균일한 농도로 형성한다.
본 발명에 따른 반도체 장치의 제조 방법은 CM0S 트랜지스터를 갖는 반도체 장치의 제조에 적용한 경우, 상기 제 1 도전형 반도체 영역을, CMOS 트랜지스터를 구성하는 한쪽의 제 2 도전형 채널 MOS 트랜지스터의 백 게이트 영역으로 하고, 상기 오프셋 드레인 영역을, CM0S 트랜지스터를 구성하는 다른쪽의 제 1 도전형 채널 MOS 트랜지스터의 백 게이트 영역과 동시에 형성한다.
본 발명의 반도체 장치에 의하면, 그 오프셋 드레인 구조의 MOS 트랜지스터에 있어서, 제 1 도전형 반도체 영역에 겹치지 않는 부분과 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분으로 이루어지는 저농도의 오프셋 드레인 영역이 형성되기 때문에, 제 1 도전형 반도체 영역의 채널 영역측의 표면의 상기 일부에 형성되는 고농도 불순물 영역이 오프셋 드레인 영역으로 상쇄되어 제거된다. 이로써, 소스 영역과 오프셋 드레인 영역간의 제 1 도전형 반도체 영역으로 형성되는 실질적인 채널 영역의 전영역이 균일한 저농도로 형성되고, 임계 전압(Vth)이 설계치보다 커지거나, 벗어나는 일이 없고, 안정된 임계 전압(Vth) 및 안정한 낮은 온 저항이 얻어진다. 따라서, 고내압으로 또한 안정된 임계 전압(Vth) 및 낮은 온 저항이 양립한 오프셋 드레인 구조의 MOS 트랜지스터를 실현하는 것이 가능해진다.
오프셋 드레인 영역의 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분은 제 1 도전형 불순물 도입 영역을 제 2 도전형 불순물로 상쇄한 영역으로 형성된다. 이 때문에, 오프셋 드레인 영역이, 그 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분과 제 1 도전형 반도체 영역에 겹치지 않는 부분을 저농도의 제 2 도전형 반도체 영역으로 하여 형성될 때는 채널 영역의 전영역이 균일한 농도가 되고, 설계대로의 안정된 임계 전압(Vth)이 얻어진다. 또한, 오프셋 드레인 영역의 제 1 도전형 반도체 영역에 겹치는 부분이 제 1 도전형으로 되었다고 해도, 제 1 도전형 반도체 영역의 불순물 농도보다 저농도 영역에서 형성되기 때문에, 실질적인 임계 전압(Vth)은 소스 영역 및 오프셋 드레인 영역간의 농도가 높은 제 1 도전형 반도체 영역, 결국 채널 영역으로 정해지고, 설계대로의 안정된 임계 전압(Vth)이 얻어진다.
제 1 도전형 반도체 영역과, 분리 영역의 바로 아래의 제 1 도전형의 소자 분리층(소위 채널 스톱층)을 동시에 형성하기 때문에, 제조 공정의 간소화가 도모된다. 그리고, 분리 영역을 선택 산화에 의한 필드 절연층으로 형성하고, 필드 절연층 바로 아래의 반도체 표면이 불순물 농도 피크가 되는 이온 주입에 의해, 제 1 도전형 반도체 영역 및 제 1 도전형의 소자 분리층을 동시에 형성하는 경우도, 상기의 오프셋 드레인 영역을 갖기 때문에, 표면측에 불필요한 고농도 영역이 형성되지 않고, 안정된 임계 전압(Vth)이 얻어진다.
본 발명의 MOS 트랜지스터를 CM0S 트랜지스터에 적용한 경우에는, 상기 구성의 오프셋 드레인 구조의 MOS 트랜지스터를, CMOS 트랜지스터를 구성하는 한쪽의 제 2 도전형 채널 MOS 트랜지스터로서 형성하고, 이 제 2 도전형 채널 MOS 트랜지스터의 제 1 도전형 반도체 영역을 백 게이트 영역으로 하고, 그 오프셋 드레인 영역을 CM0S 트랜지스터를 구성하는 다른쪽의 제 1 도전형 채널 MOS 트랜지스터의 백 게이트 영역과 동시에 형성하는 구성으로 함으로써, 공정을 추가하지 않고, 기존의 공정수로 고내압의 CM0S 트랜지스터가 얻어진다.
본 발명의 반도체 장치의 제조 방법에 의하면, 그 오프셋 드레인 구조의 MOS 트랜지스터의 제조에 있어서, 상술한 일련의 공정, 특히, 제 1 도전형 반도체 영역에 겹치지 않는 부분과 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분으로 이루어지고, 드레인 영역의 불순물 농도보다도 낮은 불순물을 갖는 오프셋 드레인 영역을 형성하는 공정을 갖기 때문에, 제 1 도전형 반도체 영역의 채널 영역측의 표면의 상기 일부에 형성되는 고농도 영역이 오프셋 드레인 영역으로 상쇄되어 제거되고, 소스 영역 및 오프셋 드레인 영역간의 제 1 도전형 반도체 영역으로 형성되는 실질적인 채널 영역의 농도를 전영역에서 균일하게 할 수 있다. 따라서, 임계 전압(Vth)이 설계치보다 커지거나, 벗어나지 않고, 안정된 임계 전압(Vth) 및 낮은 온 저항을 양립한 오프셋 드레인 구조의 고성능, 고내압의 MOS 트랜지스터를 용이하고 또한 신뢰성 좋게 제조할 수 있다.
오프셋 드레인 영역을, 그 제 1 도전형 반도체 영역에 겹치지 않는 부분과 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분이, 모두 저농도의 제 2 도전형 반도체 영역이 되도록 형성함으로써, 상기 안정된 임계 전압(Vth) 및 낮은 온 저항을 갖는 오프셋 드레인 구조의 MOS 트랜지스터를 제조할 수 있다. 또한, 오프셋 드레인 영역을, 그 제 1 도전형 반도체 영역에 겹치지 않는 부분이 저농도의 제2 도전형 반도체 영역이 되고, 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분이 제 1 도전형 반도체 영역의 불순물 농도보다도 저농도의 제 1 도전형 반도체 영역이 되도록 형성할 때도, 그 제 1 도전형 반도체 영역에 겹치는 부분은 오프셋 드레인 영역으로서 작용하고, 상기의 안정된 임계 전압(Vth) 및 낮은 온 저항을 갖는 오프셋 드레인 구조의 MOS 트랜지스터를 제조할 수 있다.
제 1 도전형 불순물을 이온 주입한 후, 제 2 도전형 불순물을 이온 주입하여 동시에 활성화의 열처리를 하고, 제 1 도전형 반도체 영역과 오프셋 드레인 영역을 동시에 형성할 때는 제조의 간소화를 도모할 수 있다. 이 때, 제 1 도전형 불순물을 이온 주입한 후, 표면측의 일부에 발생하는 불순물 농도 피크를 상쇄하기에 충분한 도즈량으로 제 2 도전형 불순물을 이온 주입함으로써, 상기 표면측의 일부에 발생하는 제 1 도전형 불순물의 농도 피크에 대응하는 부분에는 제 1 도전형의 고농도 영역은 형성되지 않고, 전영역에서 농도가 균일한 실질적인 채널 영역을 형성할 수 있다.
제 1 도전형 반도체 영역 및 오프셋 드레인 영역의 형성에 있어서, 도즈량 1×1O13내지 1×1O14cm-2의 제 1 도전형 불순물을 이온 주입하고, 도즈량 5×1O12내지 1×1014cm-2의 제 2 도전형 불순물을 이온 주입함으로써, 상술한 오프셋 드레인 영역과 전영역에서 균일한 농도의 채널 영역을 갖는 제 1 도전형 반도체 영역을 형성할 수 있다. 또한, 도즈량 1×1O15내지 1×1016cm-2의 제 2 도전형 불순물을 이온 주입하여 제 2 도전형의 소스 영역 및 드레인 영역을 형성함으로써, 상기 제 1 도전형 반도체 영역 및 오프셋 드레인 영역의 형성과 더불어, 상술한 오프셋 드레인 구조의 MOS 트랜지스터의 제조를 가능하게 한다.
제 1 도전형 반도체 영역과 분리층 바로 아래의 제 1 도전형의 소자 분리층을 동시에 형성하기 때문에, 제조 공정수를 삭감하고, 제조 공정의 간소화를 도모할 수 있다. 분리 영역 바로 아래의 반도체 표면이 이온 주입 시의 불순물 농도 피크가 되도록 제 1 도전형 불순물을 도입하고, 제 1 도전형 반도체 영역과 제 1 도전형의 소자 분리층을 동시에 형성할 때도, 상술한 바와 같이 하여 오프셋 드레인 영역을 형성하기 때문에, 채널 영역측의 표면에 불필요한 고농도 영역이 형성되는 일이 없다. 이온 주입용의 마스크로서, 포지티브형의 포토레지스트 마스크를 사용할 때는 개구 단부가 테이퍼형으로 형성되고, 이 테이퍼형의 부분에서 제 1 도전형 불순물의 농도 피크가 표면측에 오지만, 상술한 바와 같이 하여 오프셋 드레인 영역을 형성하기 때문에, 채널 영역측의 표면에 불필요한 고농도 불순물 영역이 형성되는 일이 없다.
본 발명의 MOS 트랜지스터의 제조 방법을 CM0S 트랜지스터의 제조에 적용한 경우에는 상기 제 1 도전형 반도체 영역을 CMOS 트랜지스터를 구성하는 한쪽의 제 2 도전형 채널 MOS 트랜지스터의 백 게이트 영역으로 하고, 상기 오프셋 드레인 영역을 CM0 트랜지스터를 구성하는 다른쪽의 제 1 도전형 채널 MOS 트랜지스터의 백 게이트 영역과 동시에 형성함으로써, 공정을 추가하지 않고서 기존의 공정수로, 적어도 한쪽의 MOS 트랜지스터를 고내압으로 또한 안정된 임계 전압(Vth) 및 낮은 온 저항을 갖는 오프셋 드레인 구조로서 이루어지는 CM0S 트랜지스터를 탑재한 반도체장치를 제조하는 것이 가능해진다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명에 따른 반도체 장치, 특히 고성능 고내압 MOS 트랜지스터의 일실시예를 도시한다.
본 실시예에 따른 고내압 MOS 트랜지스터(21)는 소위 오프셋 드레인 구조의 MOS 트랜지스터이다. 이 고내압 MOS 트랜지스터(21)는 제 1 도전형, 예를 들면 p형의 실리콘 반도체 기판(22)상에 제 2 도전형, 예를 들면 n형의 매립층(23)을 통하여 n형 에피텍셜층(24)을 성장하고, 소자 분리 영역, 본 예에서는 선택 산화(LOCOS)에 의한 필드 절연층(25)에서 분리한 소자 형성 영역에 형성된다. 즉, n형 매립층(23)에 접촉하도록 표면에 임하여, p형 반도체 웰 영역(26)이 형성되는 동시에, 드레인 영역의 불순물 농도보다도 낮은 불순물 농도를 갖는 오프셋 드레인 영역(27)이 형성된다. 이 오프셋 드레인 영역(27)은, p형 반도체 웰 영역(26)에 겹치지 않는 부분과, p형 반도체 웰 영역(26)의 표면의 일부에 겹치는 부분으로 이루어진다. 오프셋 드레인 영역(27)은 n형 불순물을 도입하여 형성되고, 그 p형 반도체 웰 영역(26)의 표면의 일부에 겹치는 부분은 p형 불순물 도입 영역을 n형 불순물로 상쇄한 영역으로 형성된다. 따라서, 오프셋 드레인 영역(27)은 도시하는 바와 같이 p형 반도체 웰 영역(26)에 겹치지 않는 부분과 p형 반도체 웰 영역(26)의 표면의 일부에 겹치는 부분을, 모두 저농도의 반도체 영역, 소위 n-반도체 영역으로 형성할 수 있다. 또한, 오프셋 드레인 영역(27)은 p형 반도체 웰 영역(23)과 겹치지 않는 부분이 n-반도체 영역으로 되고, p형 반도체 웰 영역(23)의 표면의 일부에 겹치는 부분이 p형 반도체 웰 영역(26)의 불순물 농도보다 낮은 불순물 농도의 p형 반도체 영역(예를 들면 p- -영역)이 되도록 형성할 수도 있다. 이 오프셋 드레인 영역(27)은 소위 드리프트 영역이라고도 불린다. 필드 절연층(25)의 바로 아래에는 p형 소자 분리층(소위 p형 채널 스톱층; 33)이 형성된다. 이 p형 소자 분리층(33)은, p형 반도체 웰 영역(26)의 형성 공정에서 동시에 형성된다.
p형 반도체 웰 영역(26)의 표면에는 고농도의 n+소스 영역(28S)이 형성된다. 또한, n-반도체 영역에 의한 오프셋 드레인 영역(27)의 표면에는 고농도의 n+드레인 영역(28D)이 형성될 수 있다. 그리고, n+소스 영역(28S)끝에 접촉하도록 p형 반도체 웰 영역(26) 표면의 채널 영역(28C)으로부터 오프셋 드레인 영역(27)의 일부에 걸친 표면 상에 게이트 절연막(29)을 통하여 게이트 전극(30)이 형성된다. n+드레인 영역(28D)은 게이트 절연막(29) 및 게이트 전극(30)의 타단으로부터 떨어진 위치에 형성된다. 게이트 전극(30)을 포함하는 전체면에 예를 들면 SiO2막으로 이루어지는 절연막(31)이 형성되고, 절연막(31)에 설치한 콘택트홀을 통하여, 각각 소스 전극(32S) 및 드레인 전극(32D)이 n+소스 영역(28S) 및 n+드레인 영역(28D)에 접속된다. 또, 필드 절연층(25)과 그 바로 아래의 p형 채널 스톱층(33)으로, 실질적인 소자 분리 영역이 형성된다. 이렇게 하여 본 실시예에 따른 고내압 MOS 트랜지스터(21)가 구성된다.
이 고내압 MOS 트랜지스터(21)를 CMOS 트랜지스터에 적용한 경우에는 한쪽의 제 2 도전형 채널 MOS 트랜지스터를 구성하는 상기 오프셋 드레인 영역(27)이, 도시하지 않지만 다른 영역에 형성되는 제 1 도전형 채널 MOS 트랜지스터에 있어서의 백 게이트 영역이 되는 제 2 도전형의 반도체 웰 영역과 동시에 형성된다. 즉, 고내압 MOS 트랜지스터(21)를, CM0S 트랜지스터를 구성하는 한쪽의 n 채널 MOS 트랜지스터로 하였을 때, n+드레인 영역(28D)에 전기적으로 접속하는 저농도의 n-반도체 영역에 의한 오프셋 드레인 영역(27)은 CM0S 트랜지스터를 구성하는 다른쪽의 p 채널 MOS 트랜지스터의 백 게이트 영역이 되는 n형 반도체 웰 영역의 형성 공정에서 동시에 형성된다.
도 2 내지 도 6은 상술한 고내압 MOS 트랜지스터(21)의 제조 방법의 일실시예를 도시한다.
우선, 도 2a에 도시하는 바와 같이, 제 1 도전형, 예를 들면 p형의 실리콘 반도체 기판(22)을 준비하고, 이 반도체 기판(22)의 1주면에 열산화에 의한 소요의 두께의 절연막(41)을 형성한다. 본 예에서는 900℃ 내지 1000℃ 정도의 스팀 산화에 의해 두께 30nm에서 50nm 정도의 SiO2막(41)을 형성한다. 이어서, 포토리소그래피 기술 및 이온 인플렌테이션 기술을 사용하여, 소자 형성 영역에 대응하는 부분에 개구(42a)를 갖는 포토레지스트 마스크(42)를 형성하는 동시에, 이 포토레지스트 마스크(42)를 통하여 제 2 도전형 불순물, 즉 n형 불순물(40)을 이온 주입하여p형 반도체 기판(22)에 n형 이온 주입 영역(23A)을 형성한다.
본 예에서는 도즈량 1×1O13내지 5×1013cm-2정도의 인(P; 40)을 이온 주입한다. 이어서, 도 2b에 도시하는 바와 같이 포토레지스트 마스크(42)를 제거한 후, 950℃ 내지 1000℃ 정도의 열처리를 하고, n형 매립층(23)을 형성한다.
다음에, 도 2c에 도시하는 바와 같이, 열산화의 절연막(41)을 제거하여, 반도체 기판(22)상에 소정의 저항율, 본 예에서는 5 내지 10Ω·cm의 n형 에피텍셜층(24)을 성장한다. 이 반도체 기판(22), n형 매립층(23) 및 n형 에피텍셜층(24)으로, 반도체 기체가 구성된다.
다음에, 도 3a에 도시하는 바와 같이, n형 에피텍셜층(24)의 표면에 열산화에 의한 산화실리콘막(43)을 형성한다. 본 예에서는 900℃ 내지 950℃ 정도의 스팀 산화에 의해 막 두께 60nm 내지 100nm의 SiO2막(43)을 형성한다.
계속해서, SiO2막(43)상에 감압 CVD(화학 기상 성장)법에 의해 질화실리콘막(44)을 형성한다. 본 예에서는 막 두께 80nm 내지 100nm 정도의 Si3N4막(44)을 형성한다.
다음에, 도 3b에 도시하는 바와 같이, 목적의 고내압 MOS 트랜지스터를 형성해야 할 소자 형성 영역(소위 액티브 영역)에 대응하는 영역 상에 포토리소그래피 기술을 사용하여 포토레지스트 마스크(45)를 형성한다. 이어서, 예를 들면 RIE(반응성 이온 에칭) 등의 이방성 에칭 기술을 사용하여 Si3N4막(44), SiO2막(43) 및 n형에피텍셜층(24)의 일부 표면을 선택적으로 에칭 제거한다.
다음에, 포토레지스트 마스크(45)를 제거한 후, 도 3c에 도시하는 바와 같이, 선택 산화(LOCOS) 처리하여 필드 절연층(25)을 형성한다. 본 예에서는 950℃ 내지 1000℃ 정도의 스팀 산화로 산화막 두께가 600nm 내지 900nm 정도인 산화실리콘층(25)을 형성한다. 이 때, 미리 선택 산화되는 영역의 에피텍셜층(24)의 표면이 선택 제거되어 있기 때문에, 필드 절연층(24)은 에피텍셜층(24)과 동일면이 되도록 형성된다. 이 필드 절연층(25)으로 둘러싸인 영역이 소자 형성 영역(46)이 된다. 계속해서, 핫 인산에 의해 Si3N4막(44)을 제거한다. 또한, 불산(HF)계 약액을 사용하여 n형 에피텍셜층(24) 표면의 SiO2막(43)을 제거한 후, 재차 열산화막, 본 예에서는 950℃ 내지 1000℃에서의 스팀 산화로 막 두께 20nm 내지 50nm 정도의 SiO에 막(47)을 형성한다.
다음에, 도 4a에 도시하는 바와 같이, 포토리소그래피 기술 및 이온 인플렌테이션 기술을 사용하여, 그 후에 형성되어야 할 필드 절연층(25)의 일부 바로 아래의 반도체 영역, 및 액티브 영역이 되는 p형 반도체 웰 영역에 대응한 영역에, p형 불순물(49)을 이온 주입한다.
즉, 필드 절연층(25)을 형성한 후에, 예를 들면 포지티브형의 포토레지스트막을 패터닝하고, 소자 형성 영역(46)의 일측 반(half)으로부터 한쪽의 측의 필드 절연층(25)의 일부에 걸친 개구(48a)와, 필드 절연층(25)상에 위치한 개구(48b)를 갖는 포토레지스트 마스크(48)를 형성한다. 포토레지스트 마스크(48)가 포지티브형의 포토레지스트 마스크이기 때문에, 그 개구(48a, 48b)의 개구 단부는 도시하는 바와 같이 테이퍼형으로 형성된다.
계속해서, 이 포토레지스트 마스크(48)를 통하여, p형 불순물(49)을 이온 주입한다. 본 예에서는 도즈량 1×1013내지 1×1014cm-2정도의 붕소(B; 49)를 이온 주입한다. 붕소(49)의 이온 주입에서는 필드 절연층(25) 바로 아래의 n형 에피텍셜층 표면, 액티브 영역에서는 n+매립층(23)의 표면(따라서 그 깊이 위치)에서 붕소 농도가 피크(50)가 되도록 행해진다. 따라서, 포토레지스트 마스크(48)의 개구 단부(테이퍼형 단부) 바로 아래의 액티브 영역에서는 붕소 이온이 포토레지스트 마스크(48)를 뚫고 나가, 포토레지스트 마스크(48)의 테이퍼드 각도에 따라 붕소 농도의 피크(50)가 n형 에피텍셜층(24)의 표면 부근으로 이동된다.
다음에, 포토레지스트 마스크(48)를 제거하고, 도 4b에 도시하는 바와 같이, 다시 포토리소그래피 기술 및 이온 인플렌테이션 기술을 사용하여, 그 후에 형성되어야 할 저농도의 오프셋 드레인 영역에 대응한 영역에, n형 불순물(56)을 이온 주입한다.
즉, 예를 들면 포지티브형의 포토레지스트 마스크(51)를 형성하고, 이 포토레지스트 마스크(51)를 통하여 n형 불순물을 이온 주입한다. 이 n형 불순물의 이온 주입은 먼저 이온 주입한 p형 불순물의 표면측의 농도 피크(50) 부분을 상쇄하도록 p형 불순물 이온 주입 영역으로 연장하여 행해진다. 본 예에서는 도즈량이 5×1O12내지 1×1O14cm-2정도의 인(P)을 이온 주입한다. 57은 인농도 피크 부분을 나타낸다.
다음에, 도 5a에 도시하는 바와 같이, 포토레지스트 마스크(51)를 제거한 후, 열 처리를 하여, 본 예에서는 1100℃ 내지 1200℃ 정도의 열처리를 하여, 필드 절연층(25)의 일부 바로 아래에 소자 분리층이 되는 p형 채널 스톱층(33)을 형성하는 동시에, 액티브 영역에 p형 반도체 웰 영역(26)과 오프셋 드레인 영역이 되는 n-반도체 영역(27)을 동시에 형성한다. n-반도체 영역(27)은 n형 매립층(23)에 도달하는 동시에, p형 반도체 웰 영역(26)에 겹치지 않는 액티브 영역에서 일부가 p형 반도체 웰 영역(26)의 표면의 일부에 겹치도록 형성된다. 이 n-반도체 영역(27)이 p형 반도체 웰 영역(26)의 표면의 일부에 겹치는 부분은 원래 p형 반도체 웰 영역(26) 표면의 채널 영역(28C)에 있고 p형 불순물 농도가 높은 부분이지만, n-반도체 영역(27)에 의해 이 고농도의 부분이 상쇄된다. 즉, n-반도체 영역(27)의 p형 반도체 웰 영역(26)에 겹치는 부분에서는 n형 불순물의 도즈량에 의해서 n-영역이 되거나, p- -영역이 되기도 한다. p- -영역이더라도 p형 반도체 웰 영역(26)의 불순물 농도보다 저농도이기 때문에, 이 n-영역, p- -영역은 실질적으로 오프셋 드레인 영역이 된다.
p형 반도체 웰 영역(26)은 n형 매립층(23)에 도달하고 동시에 표면의 채널 영역(28C)의 전영역이 균일한 저농도가 되도록 형성된다. 표면에는 열산화에 의한 SiO2막(52)이 형성된다.
다음에, 불산(HF)계 약액을 사용하여 표면의 SiO2막(52)을 제거하여, 도 5b에 도시하는 바와 같이, p형 반도체 웰 영역(26) 및 n-반도체 영역에 의한 오프셋 드레인 영역(27)의 표면을 포함하는 전체면에 게이트 절연막(29) 및 게이트 전극 재료막(301)을 순차로 형성한다.
본 예에서는 950℃ 내지 1000℃ 정도의 스팀 산화로 막 두께 20nm 내지 50nm 정도의 게이트 절연막(SiO2막; 29)을 형성한다. 계속해서, CVD 법에 의해 막 두께 400nm 정도의 n형 불순물을 도프한 n+다결정 실리콘막에 의한 게이트 전극 재료막(301)을 형성한다.
다음에, 도 5c에 도시하는 바와 같이, 포토리소그래피 기술 및 RIE 등의 이방성 에칭 기술을 사용하여, 게이트 절연막(29) 및 게이트 전극 재료막(301)을 선택 제거하고, 게이트 형성 영역만에 게이트 절연막(29) 및 게이트 전극(30)을 형성한다. 게이트 절연막(29) 및 게이트 전극(30)은, p형 반도체 웰 영역(26)의 표면에 의한 채널 영역(28C)으로부터 n-반도체 영역(27)의 일부에 걸쳐서 형성한다.
계속해서, 포토레지스트 마스크(도시하지 않음)를 제거한 후, 전체면에 열산화막(54)을 형성한다. 본 예에서는 800℃ 내지 900℃ 정도의 스팀 산화로 막 두께10nm 내지 20nm 정도의 산화실리콘막(SiO2막; 54)을 형성한다.
다음에, 포토리소그래피 기술 및 이온 인플렌테이션 기술을 사용하여, 백 게이트 영역이 되는 p형 반도체 웰 영역(26)의 전위 추출 영역(소위 백 게이트 추출 영역)에 p형 불순물을 이온 주입한다(도시하지 않음). 본 예에서는 도즈량 1×1015cm-2정도의 붕소(B)를 이온 주입한다.
더욱이, 상기의 포토레지스트 마스크를 제거한 후, 동일하게 포토리소그래피 기술 및 이온 인플렌테이션 기술을 사용하여, p형 반도체 웰 영역(26)의 소스 형성영역과 n-반도체 영역(27)의 드레인 형성 영역에, 각각 n형 불순물을 이온 주입한다(도시하지 않음). 본 예에서는 도즈량 1×1O15내지 1×1O16cm-2정도의 비소(As)를 이온 주입한다.
다음에, 상기의 포토레지스트 마스크(도시하지 않음)를 제거한 후, 도 6a에 도시하는 바와 같이, CVD 법에 의해 절연막, 본 예에서는 막 두께 600nm 정도의 SiO2막(55)을 형성하고, 또한 소정 온도, 본 예에서는 850℃ 내지 950℃ 정도의 처리를 하여, p형 반도체 웰 영역(26)내의 n+소스 영역(28S) 및 n-반도체 영역(27)내의 n+드레인 영역(28D)을 형성한다. 동시에 p형 반도체 웰 영역(26)내에 p+웰 영역 추출 영역(도시하지 않음)을 형성한다. SiO2막(54) 및 SiO2막(55)으로 절연막(31)이 형성된다.
다음에, 도 6b에 도시하는 바와 같이, 포토리소그래피 기술 및 RIE 등의 이방성 에칭 기술을 사용하여, 소스, 드레인, 게이트의 각각의 추출 영역에 대응한 부분의 절연막(31)에 선택적으로 콘택트 구멍을 형성하고, 이들의 콘택트 구멍을 통하여 소스 영역(28S)에 접속하는 소스 전극(32S), 드레인 영역(28D)에 접속하는 드레인 전극(32D), p형 반도체 웰 영역(26)에 접속하는 p+웰 추출 전극(도시하지 않음), 게이트 전극(30)에 접속하는 게이트 추출 전극(도시하지 않음)을 형성한다. 소스 전극(32S), 드레인 전극(32D), 웰 추출 전극 및 게이트 추출 전극은 예를 들면 Al막, 또는 아래로부터 Ti, TiON, Ti, Al-Si와 순차 적층한 Ti/TiON/Ti/Al-Si 적층막 등의 배리어 메탈을 포함하는 금속막 등을 증착하여, 포토리소그래피 기술 및 RIE 기술에 의해서 패터닝하여 형성할 수 있다.
이렇게 하여 목적으로 하는 고성능 고내압 MOS 트랜지스터(21)를 갖는 반도체 장치를 얻는다.
상술한 고내압 MOS 트랜지스터(21)를 갖는 반도체 장치의 제조 방법을, CM0S 트랜지스터를 갖는 반도체 장치의 제조에 적용한 경우에는, 상기 제 1 도전형 반도체 영역(26)을 CMOS 트랜지스터를 구성하는 한쪽의 제 2 도전형 채널 MOS 트랜지스터의 백 게이트 영역으로 하고, 상기 오프셋 드레인 영역(27)을, CM0S 트랜지스터를 구성하는 다른쪽의 제 1 도전형 채널 MOS 트랜지스터의 백 게이트 영역과 동시에 형성한다. 즉, 고내압 MOS 트랜지스터(21)를, CMOS 트랜지스터를 구성하는 한쪽의 n 채널 MOS 트랜지스터로 하였을 때, 도 4b에 도시하는 오프셋 드레인 영역(27)을 형성하기 위한 n형 불순물(56)의 이온 주입 공정에서는 동시에, 다른쪽의 p 채널 MOS 트랜지스터의 백 게이트 영역이 되는 n형 반도체 웰 영역(도시하지 않음)을 형성해야 할 영역에도 동일한 n형 불순물(56)을 이온 주입한다. 이어서, 도 5a의 열처리 공정에서, n 채널 MOS 트랜지스터(21)의 p형 반도체 웰 영역(백 게이트 영역; 26) 및 n-반도체 영역에 의한 오프셋 드레인 영역(27)과, p 채널 MOS 트랜지스터의 n형 반도체 웰 영역(백 게이트 영역: 도시하지 않음)을 동시에 형성하도록 한다. 이후, 기존의 공정을 지나서 CM0S 트랜지스터를 갖는 반도체 장치를 제조한다.
본 실시예에 따른 오프셋 드레인 구조를 갖는 고내압 MOS 트랜지스터(21)에 의하면, p형 반도체 웰 영역(26)에 겹치지 않는 부분과 p형 반도체 웰 영역(26)의 표면의 일부에 겹치는 부분으로 이루어지는 저농도의 오프셋 드레인 영역(n-반도체 영역; 27)이 형성되기 때문에, 게이트 절연막(29) 바로 아래의 p형 반도체 웰 영역(26)의 표면의 일부, 따라서 채널 영역(28C)의 일부에 형성되는 고농도 불순물 영역이, 오프셋 드레인 영역(27)의 p형 반도체 웰 영역(26)에 겹치는 부분에서 상쇄되어 제거된다. 이로써, 소스 영역(28S)과 오프셋 드레인 영역(27)의 사이의 p형 반도체 웰 영역에 의한 채널 영역(28C)의 전영역이 균일한 저농도로 형성된다. 따라서, 임계 전압(Vth)이 설계치보다 커지거나, 벗어나지 않고서 안정된 임계 전압(Vth)이 얻어지는 동시에, 안정된 낮은 온 저항이 얻어진다. 결국, 고내압과,안정된 임계 전압(Vth) 및 낮은 온 저항을 양립한, 고성능 고내압 MOS 트랜지스터를 실현할 수 있다.
MOS 트랜지스터(21)를 CMOS 트랜지스터에 적용한 경우에는 이 오프셋 드레인 구조의 MOS 트랜지스터(21)를, CM0S 트랜지스터를 구성하는 한쪽의 n 채널 MOS 트랜지스터로서 형성하고, 이 n 채널 MOS 트랜지스터(21)의 오프셋 드레인 영역(n-반도체 영역; 27)을, CMOS 트랜지스터를 구성하는 다른쪽의 p 채널 MOS 트랜지스터의 백 게이트 영역이 되는 n형 반도체 웰 영역과 동시에 형성되는 구성으로 함으로써, 공정을 추가하지 않고, 기존의 공정수로 고내압의 CM0S 트랜지스터를 얻을 수 있다.
또한, 본 실시예에 따른 고내압 MOS 트랜지스터의 제조 방법에 의하면, 상술한 일련의 공정, 특히 백 게이트 영역이 되는 p형 반도체 웰 영역(26)에 겹치지 않는 부분과 p형 반도체 웰 영역(26)의 표면의 일부에 겹치는 부분으로 이루어지는 저농도의 오프셋 드레인 영역(27)을 형성하는 공정을 갖기 때문에, p형 반도체 웰 영역(26)의 채널 영역측의 표면의 상기 일부에 형성되는 고농도 영역이 오프셋 드레인 영역(27)으로 상쇄되어 제거되고, 소스 영역(28S) 및 오프셋 드레인 영역(27)간의 p형 반도체 웰 영역(26)으로 형성되는 채널 영역(28C)의 농도를 전영역에서 균일하게 할 수 있다. 따라서, 고내압과, 임계 전압(Vth) 및 낮은 온 저항을 양립한 고성능, 고내압의 MOS 트랜지스터(21)를 용이하고 또한 안정하게 제조할 수 있다.
상기 고내압 MOS 트랜지스터(21)의 제조 방법을 CMOS 트랜지스터의 제조에 적용한 경우에는, 상기 p형 반도체 웰 영역(21)을 CMOS 트랜지스터를 구성하는 한쪽의 n 채널 MOS 트랜지스터의 백 게이트 영역으로 하고, 상기 오프셋 드레인 영역(27)을 CMOS 트랜지스터를 구성하는 다른쪽의 p 채널 MOS 트랜지스터의 백 게이트 영역이 되는 n형 반도체 웰 영역과 동시에 형성함으로써, 공정을 추가하지 않고서, 기존의 공정수로, 적어도 한쪽의 n 채널 MOS 트랜지스터를 안정된 임계 전압(Vth) 및 낮은 온 저항을 갖는 오프셋 드레인 구조로서 이루어지는 CM0S 트랜지스터를 탑재하는 반도체 장치를 제조할 수 있다.

Claims (20)

  1. 제 1 도전형 반도체 영역에 제 2 도전형의 소스 영역이 형성되고, 제 2 도전형의 드레인 영역에 전기적으로 접속되고, 상기 드레인 영역의 불순물 농도보다도 낮은 불순물 농도를 갖는 오프셋 드레인 영역이 형성되고, 상기 오프셋 드레인 영역은 상기 제 1 도전형 반도체 영역에 겹치지 않는 부분과 상기 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분으로 이루어지고, 상기 소스 영역 및 상기 오프셋 드레인 영역간의 채널 영역으로부터 상기 오프셋 드레인 영역의 일부에 걸친 표면에 게이트 절연막을 통하여 게이트 전극이 형성되는 MOS 트랜지스터를 갖는 것을 특징으로 하는, 반도체 장치.
  2. 제 1 항에 있어서, 상기 오프셋 드레인 영역의 상기 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분이, 제 1 도전형 불순물 도입 영역을 제 2 도전형 불순물로 상쇄한 영역으로 형성되는 것을 특징으로 하는, 반도체 장치.
  3. 제 1 항에 있어서, 상기 오프셋 드레인 영역의 상기 제 1 도전형 반도체 영역에 겹치지 않는 부분과 상기 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분이, 모두 제 2 도전형 영역으로 형성되는 것을 특징으로 하는, 반도체 장치.
  4. 제 1 항에 있어서, 상기 오프셋 드레인 영역의 상기 제 1 도전형 반도체 영역과 겹치지 않는 부분이 제 2 도전형 영역으로 형성되고, 상기 오프셋 드레인 영역의 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분이 상기 제 1 도전형 반도체 영역의 불순물 농도보다도 낮은 불순물 농도의 제 1 도전형 영역으로 형성되는 것을 특징으로 하는, 반도체 장치.
  5. 제 1 항에 있어서, 상기 MOS 트랜지스터가 CMOS 트랜지스터를 구성하는 한쪽의 제 2 도전형 채널 MOS 트랜지스터로서 형성되고, 상기 제 1 도전형 반도체 영역이 상기 제 2 도전형 채널 MOS 트랜지스터의 백 게이트 영역이 되고, 상기 오프셋 드레인 영역이 상기 CM0S 트랜지스터를 구성하는 제 1 도전형 채널 MOS 트랜지스터의 백 게이트 영역과 동시에 형성되는 것을 특징으로 하는, 반도체 장치.
  6. 제 1 항에 있어서, 상기 MOS 트랜지스터를 분리하는 분리 영역의 바로 아래에, 상기 제 1 도전형 반도체 영역과 동시에 형성된 제 1 도전형의 소자 분리층을 갖는 것을 특징으로 하는, 반도체 장치.
  7. 제 6 항에 있어서, 상기 분리 영역이 선택 산화에 의한 필드 절연층으로 형성되고, 상기 필드 절연층 바로 아래의 반도체 표면이 불순물 농도 피크가 되는 이온 주입에 의해, 상기 제 1 도전형 반도체 영역 및 상기 제 1 도전형의 소자 분리층이 형성되는 것을 특징으로 하는, 반도체 장치.
  8. 제 1 항에 있어서, 상기 제 1 도전형 반도체 영역의 표면의 채널 영역의 전영역이 균일한 농도로 형성되는 것을 특징으로 하는, 반도체 장치.
  9. 반도체 기체(基體)에 소자 형성 영역을 분리하는 분리 영역을 형성하는 공정과, 상기 소자 형성 영역에 제 1 도전형 반도체 영역을 형성하는 공정과, 상기 제 1 도전형 반도체 영역에 겹치지 않는 부분과 상기 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분으로 이루어지고, 드레인 영역의 불순물 농도보다도 낮은 불순물 농도를 갖는 오프셋 드레인 영역을 형성하는 공정과, 상기 제 1 도전형 반도체 영역 및 상기 오프셋 드레인 영역에 각각 제 2 도전형의 소스 영역 및 드레인 영역을 형성하는 공정과, 상기 소스 영역 및 상기 오프셋 드레인 영역간의 상기 제 1 도전형 반도체 영역으로 구성되는 채널 영역으로부터 상기 오프셋 드레인 영역에 걸치는 표면에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  10. 제 1 도전형 반도체 기판에 제 2 도전형 매립 영역을 형성하고, 제 2 도전형 에피텍셜층을 형성한 후, 소자 형성 영역을 분리하는 선택 산화에 의한 필드 절연층을 형성하는 공정과, 상기 소자 형성 영역에 제 1 도전형 반도체 영역을 형성하는 공정과, 상기 제 1 도전형 반도체 영역에 겹치지 않는 부분과 상기 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분에 걸쳐서 제 2 도전형 불순물을 도입하고, 드레인 영역의 불순물 농도보다도 낮은 불순물 농도를 갖는 오프셋 드레인 영역을 형성하는 공정과, 상기 제 1 도전형 반도체 영역 및 상기 오프셋 드레인 영역에 각각 제 2 도전형의 소스 영역 및 드레인 영역을 형성하는 공정과, 상기 소스 영역 및 상기 오프셋 드레인 영역간의 상기 제 1 도전형 반도체 영역으로 구성되는 채널 영역으로부터 상기 오프셋 드레인 영역에 걸치는 표면에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서, 상기 오프셋 드레인 영역의 상기 제 1 도전형 반도체 영역에 겹치지 않는 부분과 상기 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분을, 모두 제 2 도전형 영역이 되도록 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서, 상기 오프셋 드레인 영역의 상기 제 1 도전형 반도체 영역에 겹치지 않는 부분을 제 2 도전형 영역이 되도록 형성하는 동시에, 상기 오프셋 드레인 영역의 상기 제 1 도전형 반도체 영역의 표면의 일부에 겹치는 부분을 상기 제 1 도전형 반도체 영역의 불순물 농도보다도 낮은 불순물 농도를 갖는 제 1 도전형 영역이 되도록 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  13. 제 10 항에 있어서, 제 1 도전형 불순물을 이온 주입한 후 제 2 도전형 불순물을 이온 주입하여, 동시에 활성화의 열처리를 행하고, 상기 제 1 도전형 반도체영역 및 상기 오프셋 드레인 영역을 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법
  14. 제 13 항에 있어서, 상기 제 1 도전형 불 순물을 이온 주입한 후, 표면측의 불순물 농도 피크 부분을 상쇄하기에 충분한 도즈량으로 제 2 도전형 불순물을 이온 주입하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  15. 제 10 항에 있어서, 도즈량 1×1013내지 1×1014cm-2의 제 1 도전형 불순물을 이온 주입하고, 도즈량 5×1012내지 1×1014cm-2의 제 2 도전형 불순물을 이온 주입하고, 상기 제 1 도전형 반도체 영역 및 상기 오프셋 드레인 영역을 형성하고, 도즈량 1×1015내지 1×1016cm-2의 제 2 도전형 불순물을 이온 주입하여 상기 제 2 도전형의 소스 영역 및 드레인 영역을 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  16. 제 9 항에 있어서, 상기 제 1 도전형 반도체 영역과 상기 분리 영역 바로 아래의 제 1 도전형의 소자 분리층을 동시에 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 분리 영역 바로 아래의 반도체 표면이 이온 주입시의 불순물 농도 피크가 되도록 제 1 도전형 불순물을 도입하고, 상기 제 1 도전형 반도체 영역과 상기 분리 영역 바로 아래의 제 1 도전형의 소자 분리층을 동시에 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  18. 제 10 항에 있어서, 개구 단부가 테이퍼형으로 형성된 포지티브형 레지스트 마스크를 통하여 제 1 도전형 불순물을 이온 주입하고, 개구 단부가 테이퍼형으로 형성된 포지티브형 레지스트 마스크를 통하여 제 2 도전형 불순물을 이온 주입하고, 상기 제 1 도전형 반도체 영역과 상기 분리 영역 바로 아래의 제 1 도전형의 소자 분리층과 상기 오프셋 드레인 영역을 동시에 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  19. 제 9 항에 있어서, 상기 제 1 도전형 반도체 영역을 CMOS 트랜지스터를 구성하는 한쪽의 제 2 도전형 채널 MOS 트랜지스터의 백 게이트 영역으로 하고, 상기 오프셋 드레인 영역을 상기 CM0S 트랜지스터를 구성하는 다른쪽의 제 1 도전형 채널 MOS 트랜지스터의 백 게이트 영역과 동시에 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  20. 제 10 항에 있어서, 상기 제 1 도전형 반도체 영역을 CMOS 트랜지스터를 구성하는 한쪽의 제 2 도전형 채널 MOS 트랜지스터의 백 게이트 영역으로 하고, 상기 오프셋 드레인 영역을 상기 CM0S 트랜지스터를 구성하는 다른쪽의 제 1 도전형 채널 MOS 트랜지스터의 백 게이트 영역과 동시에 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
KR1020037006016A 2001-08-30 2002-05-29 반도체 장치 및 그 제조 방법 KR100882149B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001262063 2001-08-30
JPJP-P-2001-00262063 2001-08-30
PCT/JP2002/005232 WO2003021685A1 (fr) 2001-08-30 2002-05-29 Dispositif semi-conducteur et son procede de production

Publications (2)

Publication Number Publication Date
KR20040028675A true KR20040028675A (ko) 2004-04-03
KR100882149B1 KR100882149B1 (ko) 2009-02-06

Family

ID=19089012

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037006016A KR100882149B1 (ko) 2001-08-30 2002-05-29 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
US (2) US6869847B2 (ko)
EP (1) EP1422759A4 (ko)
JP (1) JPWO2003021685A1 (ko)
KR (1) KR100882149B1 (ko)
CN (1) CN1312777C (ko)
TW (1) TW548835B (ko)
WO (1) WO2003021685A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102080739B1 (ko) 2019-11-25 2020-02-24 (주)한국종합안전연구원 안전 점검 및 진단용 발열 조끼

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273351A (ja) * 2002-03-18 2003-09-26 Seiko Epson Corp 半導体装置およびその製造方法
WO2004038805A1 (ja) * 2002-10-25 2004-05-06 Shindengen Electric Manufacturing Co., Ltd. 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
US7635621B2 (en) 2002-11-22 2009-12-22 Micrel, Inc. Lateral double-diffused metal oxide semiconductor (LDMOS) device with an enhanced drift region that has an improved Ron area product
JP2004335990A (ja) * 2003-03-10 2004-11-25 Fuji Electric Device Technology Co Ltd Ｍｉｓ型半導体装置
US7560376B2 (en) * 2003-03-31 2009-07-14 Tokyo Electron Limited Method for adjoining adjacent coatings on a processing element
KR100603247B1 (ko) * 2003-12-31 2006-07-20 동부일렉트로닉스 주식회사 시모스 이미지 센서 및 그 제조방법
US7230302B2 (en) * 2004-01-29 2007-06-12 Enpirion, Inc. Laterally diffused metal oxide semiconductor device and method of forming the same
JP4972855B2 (ja) * 2004-08-04 2012-07-11 富士電機株式会社 半導体装置およびその製造方法
DE102004047956A1 (de) * 2004-10-01 2006-04-13 Austriamicrosystems Ag NMOS-Transistor
JP2006202948A (ja) * 2005-01-20 2006-08-03 Toshiba Corp 半導体素子
US7446354B2 (en) * 2005-04-25 2008-11-04 Semiconductor Components Industries, L.L.C. Power semiconductor device having improved performance and method
JP4996164B2 (ja) * 2006-08-07 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN101378075B (zh) * 2007-08-31 2012-10-31 谭健 Ldmos及集成ldmos与cmos的半导体器件
US7732863B2 (en) * 2008-05-13 2010-06-08 Texas Instruments Incorporated Laterally diffused MOSFET
JP5699420B2 (ja) * 2008-06-16 2015-04-08 富士電機株式会社 Ｍｏｓ型半導体装置
TWI474305B (zh) * 2008-07-31 2015-02-21 Sitronix Technology Corp The polarity switching structure of point conversion system
JP5560812B2 (ja) * 2010-03-23 2014-07-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN102820335B (zh) 2011-06-09 2016-04-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN102903748B (zh) * 2011-07-25 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种横向双扩散金属氧化物半导体及其制造方法
CN104037223B (zh) * 2013-03-04 2017-03-29 上海华虹宏力半导体制造有限公司 射频n型ldmos器件及其制造方法
US9076863B2 (en) 2013-07-17 2015-07-07 Texas Instruments Incorporated Semiconductor structure with a doped region between two deep trench isolation structures
CN104992977B (zh) 2015-05-25 2018-06-19 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法
US10243048B2 (en) * 2017-04-27 2019-03-26 Texas Instruments Incorporated High dose antimony implant through screen layer for n-type buried layer integration
KR20190087786A (ko) * 2018-01-17 2019-07-25 주식회사 디비하이텍 반도체 소자 및 그 제조 방법
CN112103189B (zh) * 2020-09-29 2024-05-17 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5367373A (en) * 1976-11-29 1978-06-15 Hitachi Ltd Semiconductor device
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
JPH0621441A (ja) * 1992-07-02 1994-01-28 Nec Corp Ｍｏｓトランジスタ
JP3015679B2 (ja) 1993-09-01 2000-03-06 株式会社東芝 半導体装置およびその製造方法
US5571751A (en) 1994-05-09 1996-11-05 National Semiconductor Corporation Interconnect structures for integrated circuits
JPH0897411A (ja) * 1994-09-21 1996-04-12 Fuji Electric Co Ltd 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
JP3275569B2 (ja) * 1994-10-03 2002-04-15 富士電機株式会社 横型高耐圧電界効果トランジスタおよびその製造方法
JPH10189762A (ja) 1996-12-20 1998-07-21 Nec Corp 半導体装置およびその製造方法
JP3315356B2 (ja) * 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP3602751B2 (ja) * 1999-09-28 2004-12-15 株式会社東芝 高耐圧半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102080739B1 (ko) 2019-11-25 2020-02-24 (주)한국종합안전연구원 안전 점검 및 진단용 발열 조끼

Also Published As

Publication number Publication date
US6869847B2 (en) 2005-03-22
CN1494742A (zh) 2004-05-05
EP1422759A1 (en) 2004-05-26
US20040046191A1 (en) 2004-03-11
US20050161737A1 (en) 2005-07-28
JPWO2003021685A1 (ja) 2004-12-24
TW548835B (en) 2003-08-21
WO2003021685A1 (fr) 2003-03-13
US7122861B2 (en) 2006-10-17
EP1422759A4 (en) 2008-03-19
CN1312777C (zh) 2007-04-25
KR100882149B1 (ko) 2009-02-06

Similar Documents

Publication Publication Date Title
KR100882149B1 (ko) 반도체 장치 및 그 제조 방법
JP5079687B2 (ja) Ｓｏｉデバイスの製造方法
KR100411674B1 (ko) 수직 트랜지스터를 갖는 씨엠오에스 집적 회로 및 이를제조하기 위한 방법
KR100296004B1 (ko) 반도체장치및그제조방법
JP2663402B2 (ja) Ｃｍｏｓ集積回路デバイスの製造方法
US5648673A (en) Semiconductor device having metal silicide film on impurity diffused layer or conductive layer
KR100279390B1 (ko) Bicmos 반도체소자의 제조방법
US6265747B1 (en) Semiconductor device having OHMIC connection that utilizes peak impurity concentration region
US6200836B1 (en) Using oxide junction to cut off sub-threshold leakage in CMOS devices
US6348382B1 (en) Integration process to increase high voltage breakdown performance
JPH09102503A (ja) 半導体装置およびその製造方法
JP2006202860A (ja) 半導体装置及びその製造方法
US20090152670A1 (en) Semiconductor device and method of fabricating the same
KR100227872B1 (ko) 반도체장치 및 그 제조 방법
US6635925B1 (en) Semiconductor device and method of manufacturing the same
JPH07283400A (ja) 半導体装置及びその製造方法
US20170263770A1 (en) Semiconductor device and manufacturing method of the same
JP4378781B2 (ja) 半導体装置とその製造方法
US20090230481A1 (en) Semiconductor device formed using single polysilicon process and method of fabricating the same
US8198659B2 (en) Semiconductor device and method for fabricating the same
JPH11317519A (ja) 半導体装置およびその製造方法
KR100613279B1 (ko) 모스 트랜지스터 및 그 제조 방법
JPH06140590A (ja) 半導体装置の製造方法
CN101431099B (zh) 半导体元件
JPH11297996A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150123

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170120

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180119

Year of fee payment: 10