CN1312777C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种包括高耐压MOS晶体管的半导体器件及其制造方法。根据本发明的半导体器件包括MOS晶体管，其中第二导电型源区形成在第一导电型半导体区域上，一个偏移漏区互连到一个第二导电型漏区并且具有比一个漏区的杂质浓度更低的浓度，该偏移漏区由不与第一导电型半导体区域相重叠的部分以及与第一导电型半导体区域的部分表面相重叠的部分所构成，以及一个栅极形成在从所述源区和所述偏移漏区之间的沟道区通过栅绝缘膜延伸到部分偏移漏区的表面上。因此，可以获得具有稳定阈值电压Vth和低导通状态电阻的偏移漏极型MOS晶体管。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种包括高耐压性的MOS晶体管的半导体器件及其制造方法，特别涉及一种包括具有偏置漏极结构的高耐压性MOS晶体管及其制造方法。
背景技术
在最近几年，随着个人计算机和家用电视接收器的尺寸变大，显示器市场迅速扩大。当前，在显示器领域，阴极射线管是最流行的显示器，因为它具有良好的可视性，例如，高分辨率、高亮度、大视角和高对比度。另一方面，随着显示器的尺寸变大，这种较大的显示器需要较大的面积，该增加的面积受到关注。因此，除了液晶显示器和投影显示器之外，例如有机电致发光显示器这样可以大大地减小其厚度的平板显示器目前被期望作为取代阴极射线管的下一代显示器。相应地，在半导体领域中，对可以形成高耐压驱动IC(例如高耐压显示驱动器IC)的高耐压工艺的需求。
一种具有常规结构的MOS晶体管具有所谓的对称结构，其中第二导电型源区和漏区被形成在作为背栅极区的第一导电型半导体阱区中，并且栅极通过未示出的栅绝缘膜形成在源区和漏区之间的半导体阱区的表面上。在这种MOS晶体管中，随着栅极长度的减小，在沟道区中的电阻成份减小，从而MOS可以以更高的速度而工作。但是，在具有上述结构的MOS晶体管中，如果栅极长度减小以增加工作速度，则当漏极电压增加时，来自漏区的耗尽层到达源区，造成击穿，从而不能够获得耐压性。
相应地，在作为高耐压MOS晶体管，目前已经开发出一种偏移漏极型横向工作MOS晶体管，其中可以增加源-漏耐压，即所谓的LD(横向扩散)MOS晶体管。图8示出一种偏移漏极型高耐压MOS晶体管的一个例子。该例子被应用于n沟道MOS晶体管。该高耐压MOS晶体管18具有一种结构，其中由轻微掺杂的n-半导体区域所形成的一个偏移漏区20被制造为一个p型半导体阱区6，其作为一个背栅极。具体来说，当已经通过第二导电型n型掩埋层4在第一导电型(例如p型)硅半导体基片2上外延淀积一个n型外延层5之后，形成一个元件分离区，例如由通过有选择地氧化(称为LOCOS)而形成的场绝缘层3所分离的元件形成区。一个p型半导体阱区6形成在该元件形成区中，以与该表面相对，使得它可以与n型掩埋层4相接触。一个具有比漏区8D的杂质浓度更低的杂质浓度的n-半导体区域，例如所谓的偏移漏区20形成在该p型半导体阱区6中。然后，一个重掺杂n+源区8S形成在该p型半导体阱区6中，并且一个重掺杂n+漏区8D被形成为与偏移漏区20内的栅极相距一定的距离。栅极10隔着绝缘栅极膜形成在源区8S和偏移漏区20之间的p型半导体阱区6所形成的沟道区8C的表面上。一个源极11S和漏极11D被分别互连到源极8S和漏极8D。参考标号12表示由例如SiO2这样的适当材料所制成的绝缘膜。高耐压MOS晶体管被按照这种方式构造。在偏移漏极型高耐压MOS晶体管18中可以减小电场，并且可以通过扩大把漏极电压施加到由轻掺杂n-半导体区域所形成的偏移漏区20侧所产生的耗尽层而增加耐压。在图8中所示的高耐压MOS晶体管18中，应当添加用于形成偏移漏区20的另一个处理。
另一方面，人们已经提出一种偏移漏极型高耐压MOS晶体管，其具有可以用现有的工艺制造的结构，而在把该偏移漏极型高耐压MOS晶体管应用于CMOS晶体管时不需要额外的工艺。图7C示出可以用现有的CMOS晶体管的工艺所制造的偏移漏极型高耐压MOS晶体管的基本结构。
该高耐压MOS晶体管1被形成在一个元件分离区中，例如在通过第二导电型(例如n型)掩埋层4在第一导电型(例如p型)半导体基片2上外延淀积n型外延层5之后，通过有选择的氧化(所谓LOCOS)所形成的场绝缘层3所分离的元件形成区。具体来说，作为背栅极区的p型半导体阱区6和具有比漏区的杂质浓度更低的浓度的n-半导体区域(即所谓的偏移漏区7)被形成在该元件形成区中，以与该表面相对，从而它们可以与n型掩埋层4相接触。在场绝缘层3下方的p型元件形成层(即所谓的沟道阻挡层19)由在形成p型阱区6时的相同工艺所形成。一个重掺杂n+源区8S形成在p型半导体阱区6中，并且重掺杂n+漏区8D形成为与作为偏移漏区的n-半导体区域7内的栅极相距一定距离。然后，栅极10形成在由从p型半导体阱区所形成的沟道8c延伸到作为偏移漏区的一部分n-半导体区域7。源极11S和漏极11D分别互连到源区8S和漏区8D。参考标号12表示由例如SiO2这样的适当材料所制成的绝缘膜。
类似于上文所述，在高耐压MOS晶体管1中，当偏压施加在源极11S和漏极11D之间时，耗尽层从p型半导体阱区6和由n-半导体区域所形成的偏移漏区(也称为“飘移区”)之间的pn结延伸到n-半导体区域7。通过使耗尽层向n-半导体区域7扩展而减小电场，从而可以保持MOS晶体管的耐压。
当上述高耐压MOS晶体管1被应用于CMOS晶体管时，在形成作为在其它未示出的区域中的其它第一导电型的MOS晶体管中的背栅极区的半导体阱区的同时，形成构成一个第二导电型沟道MOS晶体管的上述偏移漏区7。具体来说，当高耐压MOS晶体管1被形成为构成该CMOS晶体管的一个n沟道MOS晶体管时，在形成作为构成CMOS晶体管的其它p沟道n-半导体区域的背栅极的n型半导体阱区的处理中，同时形成由连接到n+漏区8D的轻掺杂n-半导体区域所形成的偏移漏区7。结果，可以用现有的工艺步骤数来制造包括偏移漏极型高耐压MOS晶体管的CMOS晶体管。
在上述高耐压MOS晶体管1中，在n型外延层5已经被外延淀积并且已经形成如图7B中所示的场绝缘层3之后，由于一个工艺步骤作为用于形成元件分离层(p型沟道阻挡层)19的工艺步骤和用于形成p型半导体阱区6的工艺步骤，在同时形成元件分离层19和p型半导体阱区6。具体来说，在已经形成场绝缘层3之后，通过例如对正型光刻胶膜进行构图而形成具有跨过一部分场绝缘层3的开口14b以及位于场绝缘层3上的开口14b的光刻胶掩膜14，并且通过该光刻胶掩膜14注入p型杂质的离子，例如硼离子15，而形成p型半导体阱区6和元件分离层(p型沟道阻挡层)19。考虑到形成元件分离层19的情况，离子注入条件被设计为使得杂质浓度在场绝缘层3下方的n型外延层5的表面上(相应地，该深度位置)达到峰值15。在正型光刻胶掩膜14中，开口部分14a、14b的端部被形成为如图中所示锥形端部，以避免在对光刻胶掩膜进行曝光时影响所需的光线。
在上述高耐压MOS晶体管1中，场绝缘层3具有例如大约500nm的膜厚，并且用于注入离子的能量大约为360keV。如上文所述，光刻胶掩膜14的膜厚随着用于注入离子的能量增加而增加，并且光刻胶掩膜需要大约2.4微米的膜厚。如上文所述，通过优化工艺条件，一个工艺步骤可以被用作为两个工艺步骤。
但是，这导致一个严重的问题，即当用于离子注入的能量增加时，阈值电压Vth变为大于设计值和产生波动。具体来说，当用于注入离子的能量较大时，如图7B中所示，在元件形成区侧中的光刻胶掩膜14的开口端部(锥形端部)处，杂质离子16通过光刻胶掩膜14，从而杂质浓度峰值15沿着光刻胶掩膜14的锥形开口端部的倾角移动到n型外延层5的表面附近，从而导致对阈值电压Vth具有严重影响的重掺杂杂质区17(参见图7A)。
发明内容
本发明的一个目的是提供一种包括高耐压MOS晶体管的半导体器件，其中可以防止重掺杂杂质区形成在沟道区的一部分上，并且可以满足高耐压、稳定的阈值电压Vth和低导通状态电阻，以及提供一种制造方法。
根据本发明的半导体器件包括MOS晶体管，其中第二导电型源区形成在第一导电型半导体区域上，并且电连接到第二导电型漏区，形成具有比漏区的杂质浓度更低的杂质浓度的一个偏移漏区，该偏移漏区包括不与第一导电型半导体区域相重叠的部分以及与第一导电型半导体区域的部分表面相重叠的部分，以及在从源区和偏移漏区之间的沟道区延伸到部分偏移漏区的表面上经由栅绝缘膜形成栅极。
偏移漏区形成在第一导电型杂质导入区被第二导电型杂质所抵消的区域与第一导电型半导体区域的部分表面相重叠的部分上。因此，偏移漏区不与第一导电型半导体区域相重叠的部分以及偏移漏区与第一导电型半导体区域的部分表面相重叠的部分可以都形成在一个轻掺杂的第二导电型区域。
另外，偏移漏区不与第一导电型半导体区域相重叠的部分由第二导电型区域所形成，并且偏移漏区与第一导电型半导体区域的部分表面相重叠的部分由具有比第一导电型半导体区域的杂质浓度更低的杂质浓度的第一导电型区域所形成。
在源区和偏移漏区之间的沟道区(即在第一导电型半导体区域的表面上的沟道区)的整个区域被以均匀的浓度而形成。
上述MOS晶体管包括一个第一导电型元件分离层(所谓的沟道阻挡层)，其在形成第一导电型半导体区域的同时形成在用于分离MOS晶体管的一个分离区之下。在这种情况中，通过有选择的氧化，可以由一个场绝缘层形成该分离区，并且可以通过注入离子使得在场绝缘层下方的半导体表面到达杂质浓度峰值而形成第一导电型半导体区域和第一导电型元件分离层。
当根据本发明的半导体器件被应用于包括CMOS晶体管的半导体器件时，具有上述结构的偏移漏极型MOS晶体管被形成为构成CMOS晶体管的一个第二导电型沟道MOS晶体管，第二导电型沟道MOS晶体管的第一导电型半导体区域被形成作为一个背栅极区，并且在形成构成该CMOS晶体管的另一个第一导电型沟道MOS晶体管的背栅极区的同时形成该偏移漏区。
根据本发明的制造半导体器件的方法包括如下步骤：用于在一个半导体基底上形成分离元件形成区的分离区的步骤；用于在该元件形成区上形成第一导电型半导体区域的步骤；用于形成偏移漏区的步骤，该偏移漏区包括不与第一导电型半导体区域相重叠的部分以及与第一导电型半导体区域的部分表面相重叠的部分，并且其具有比漏区的杂质浓度更低的杂质浓度；用于分别在第一导电型半导体区域和偏移漏区上形成第二导电型源区的步骤；以及用于在从源区和偏移漏区之间的第一导电型半导体区域所构成的沟道区延伸到偏移漏区的表面上经由栅绝缘膜形成一个栅极的步骤。
根据本发明的一种半导体器件制造方法，包括如下步骤：在第一导电型半导体基片上顺次形成第二导电型掩埋区以及第二导电型外延层之后，形成用于隔离元件形成区的、通过有选择地氧化而形成的分离区的步骤；用于在所述元件形成区上形成第一导电型半导体区域，以及通过在不与所述第一导电型半导体区域相重叠的部分和与所述第一导电型半导体区域的部分表面相重叠的部分上注入第二导电型杂质而形成偏移漏区的步骤，使得不与所述第一导电型半导体区域相重叠的部分形成具有比第二导电型漏区的杂质浓度更低的杂质浓度的第二导电型区域，并且与所述第一导电型半导体区域的部分表面相重叠的部分形成具有比所述第一导电型半导体区域的杂质浓度更低的杂质浓度的第一导电型区域；用于在从所述源区和所述偏移漏区之间的所述第一导电型半导体区域所构成的沟道区延伸到所述偏移漏区的表面上经由栅绝缘膜形成栅电极的步骤；以及用于分别在所述第一导电型半导体区域和所述偏移漏区上形成第二导电型源区和漏区的步骤。
偏移漏区不与第一导电型半导体区域相重叠的部分和偏移漏区与第一导电型半导体区域的部分表面相重叠的部分都被形成为轻掺杂的第二导电型区域。另外，偏移漏区不与第一导电型半导体区域相重叠的部分可以被形成为第二导电型区域，并且偏移漏区与第一导电型半导体区域的部分表面相重叠的部分被形成为第一导电型区域，其具有比第一导电型半导体区域的杂质浓度更低的杂质浓度。
根据本发明，可以在注入第一导电型杂质的离子之后通过注入第二导电型杂质的离子以及通过热处理进行激活而形成第一导电型半导体区域和偏移漏区。在此时，在注入第一导电型杂质的离子之后以足够消除表面上的杂质浓度峰值部分的剂量来注入第二导电型杂质的离子。
当形成第一导电型半导体区域、偏移漏区、源区和漏区时，可以通过以1×1013至1×1014cm-2的剂量注入第一导电型杂质的离子而形成第一导电型半导体区域，通过以5×1012至1×1014cm-2的剂量注入第二导电型杂质的离子而形成偏移漏区，以及可以通过以1×1015至1×1016cm-2的剂量注入第二导电型杂质的离子而形成第二导电型源区和漏区。
同时形成第一导电型半导体区域和在分离区之下的第一导电型元件分离层。在此时，通过导入第一导电型杂质使得在分离区之下的半导体表面达到当注入离子时所获得的杂质浓度峰值的同时形成第一导电型半导体区域和在分离区之下的第一导电型元件分离层。当注入离子时，在通过开口端部为锥形的正型光刻胶掩膜注入第一导电型杂质的离子以及通过开口端部为锥形的正型光刻胶掩膜注入第二导电型杂质的离子的同时形成第一导电型半导体区域、在用于隔离元件形成区的分离区之下的第一导电型元件分离层和偏移漏区。
以均匀的浓度形成源区和偏移漏区之间的沟道区的整个表面，即，在第一导电型半导体区域的表面上的沟道区。
当把根据本发明的半导体器件制造方法应用于包括CMOS的晶体管的半导体器件制造工艺时，第一导电型半导体区域被形成为构成CMOS晶体管的一个第二导电型沟道MOS晶体管的背栅极区，并且在形成构成CMOS晶体管的另一个第一导电型沟道MOS晶体管的背栅极区的同时形成该偏移漏区。
根据本发明的半导体器件，由于包括不与第一导电型半导体区域相重叠的部分以及与第一导电型半导体区域的部分表面相重叠的部分的轻掺杂的偏移漏区形成在具有偏移漏极结构的MOS晶体管中，因此，在第一导电型半导体区域的一部分表面上形成的重掺杂杂质区被偏移漏区所抵消和除去。结果，基本上由源区和偏移漏区之间的第一导电型半导体区域所形成的沟道区的整个区域被以均匀的低浓度所形成。因此，可以防止阈值电压Vth大于设计值，并且还可以防止其波动，从而可以获得稳定的阈值电压Vth和稳定的低导通状态电阻。因此，可以实现具有偏移漏极结构的MOS晶体管，其中可以实现高耐压、稳定的阈值电压Vth以及稳定的低导通电阻。
与偏移漏区的第一导电型半导体区域的部分表面相重叠的部分由第一导电型杂质导入区域被第二导电型杂质所抵消的区域而形成的区域所形成。因此，当形成偏移漏区时使得与第一导电型半导体区域的部分表面相重叠的部分以及不与第一导电型半导体区域相重叠的部分被形成为轻微掺杂的第二导电型半导体区域，该沟道区域的整个面积被均匀地掺杂，从而可以根据设计获得稳定的阈值电压Vth。但是，即使当偏移漏区与第一导电型半导体区域相重叠的部分被形成为第一导电型区域时，由于它由具有比第一导电型半导体区域的杂质浓度更低浓度的区域所形成，因此该阈值电压Vth基本上由在源区和偏移漏区之间的重掺杂的第一导电型半导体区域(即，沟道区)所确定，因此可以根据设计获得稳定的阈值电压Vth。
由于同时形成在分离区域之下的第一导电型半导体区域和第一导电型元件分离层(所谓的沟道停止层)，则可以简化制造工艺。然后，当通过有选择地氧化而由场绝缘层形成该分离区域，并且通过离子注入同时形成第一导电型元件分离层，使得在场绝缘层之下的半导体表面可以到达杂质浓度的峰值时，由于该晶体管包括上述偏移漏区，因此不必要的重掺杂区不形成在表面侧，从而可以获得稳定的阈值电压Vth。
当把本发明的MOS晶体管应用于CMOS晶体管时，具有上述结构的偏移漏极结构的MOS晶体管被形成为一个包含CMOS晶体管的第二导电型沟道MOS晶体管、第二导电型沟道MOS晶体管的第一导电型半导体区域被形成为背栅极区域，并且在形成包含CMOS晶体管的其它第一导电型沟道MOS晶体管的背栅极区的同时形成偏移漏区，从而通过现有的工艺步骤数可以获得高耐压的CMOS晶体管，而不用增加步骤数。
根据本发明的半导体器件制造方法，由于具有偏移漏极结构的MOS晶体管的制造工艺包括一系列上述处理，特别是，用于形成偏移漏区的处理，该偏移漏区包括不与第一导电型半导体区域相重叠的部分和与第一导电型半导体区域的部分表面相重叠的部分，并且具有比漏区更低的杂质浓度，在上述第一导电型半导体区域的沟道区域侧的部分表面上形成的重掺杂区域被该偏移漏区所取消和除去，因此在源区和偏移漏区之间由第一导电型半导体区域所形成的沟道区域的浓度基本上在整个区域上为均匀。相应地，可以防止阈值电压Vth变为大于该设计值，或者防止其波动。并且，可以高度可靠而容易地制造具有稳定的阈值电压Vth和低导通状态电阻的偏移漏极结构的高效率高耐压MOS晶体管。
由于偏移漏区被形成为使得不与第一导电型半导体区域相重叠的部分和与第一导电型半导体区域的部分表面相重叠的部分被形成为轻微掺杂的第二导电型半导体区域，可以制造具有上述稳定阈值电压Vth和低导通状态电阻的具有偏移漏极结构的MOS晶体管。另外，当偏移漏区被形成为使得不与第一导电型半导体区域相重叠的部分被形成为第二导电型半导体区域，并且与第一导电型半导体区域的部分表面相重叠的部分被形成为具有比第一导电型半导体区域的杂质浓度更低的浓度的第一导电型半导体区域，与第一导电型半导体区域相重叠的部分作为偏移漏区，因此可以制造具有上述阈值电压Vth和低导通状态电阻的具有偏移漏极结构的MOS晶体管。
当通过在第一导电型杂质的离子被注入之后通过用于激活的热处理注入第二导电型杂质的离子而同时形成第一导电型半导体区域和偏移漏区时，可以减化制造工艺。在此时，当以足够大的剂量注入第二导电型杂质的离子以抵消在已经注入第一导电型杂质的离子之后在表面侧的部分上产生的杂质浓度峰值时，第一导电型重掺杂区域不形成在对应于在上述表面侧的部分上产生的第一导电型杂质浓度峰值的部分上，并且可以形成在整个区域上浓度基本上均匀的沟道区域。
当形成第一导电型半导体区域和偏移漏区时，可以通过以1×1013至1×1014cm-2的剂量注入第一导电型杂质的离子，以及通过以5×1012至1×1014cm-2的剂量注入第二导电型杂质的离子而形成包括在整个区域上浓度均匀的沟道区的上述偏移漏区和第一导电型半导体区域。另外，由于第二导电型源区和漏区通过以1×1015至1×1016cm-2的剂量注入第二导电型杂质的离子而形成，不但可以形成上述第一导电型半导体区域和偏移漏区，而且还可以形成具有上述偏移漏极结构的MOS晶体管。
由于同时形成第一导电型半导体区域和在分离层之下的第一导电型元件分离层，因此可以减少制造工艺的步骤数，并且可以简化制造工艺。当通过导入第一导电型杂质而同时形成第一导电型半导体区域和第一导电型元件分离层，使得在分离区之下的半导体表面可以到达当注入离子时获得的杂质浓度峰值，由于如上文所述形成偏移漏区，因此可以避免不必要的重掺杂区域形成在沟道区域侧的表面上。当正型光刻胶掩膜被用作为用于注入离子的掩膜时，尽管开口部分端部为锥形，并且第一导电型杂质的峰值到达在该锥形部分的表面侧，由于如上文所述形成偏移漏区，因此可以避免不必要的重掺杂杂质区形成在沟道区域侧的表面上。
当根据本发明的MOS晶体管制造方法被应用于CMOS晶体管的制造工艺时，由于第一导电型半导体区域被形成作为一个包括CMOS晶体管的第二导电型沟道MOS晶体管，并且在形成包括CMOS晶体管的其它第一导电型沟道MOS晶体管的背栅极区域的同时形成上述偏移漏区，制造具有CMOS晶体管的半导体器件成为可能，其中至少一个MOS晶体管具有偏移漏极结构，其中该晶体管为高耐压晶体管并且具有稳定的阈值电压Vth和低导通状态电阻。
附图说明
图1为示出根据本发明一个实施例的半导体器件(特别是其高耐压MOS晶体管)的结构的示意图。
图2A至2C为示出根据本发明一个实施例的半导体器件(特别是其高耐压MOS晶体管)的制造方法的制造流程图(No.1)。
图3A至3C为示出根据本发明一个实施例的半导体器件(特别是其高耐压MOS晶体管)的制造方法的制造流程图(No.2)。
图4A至4C为示出根据本发明一个实施例的半导体器件(特别是其高耐压MOS晶体管)的制造方法的制造流程图(No.3)。
图5A至5C为示出根据本发明一个实施例的半导体器件(特别是其高耐压MOS晶体管)的制造方法的制造流程图(No.4)。
图6A至6建议nC为示出根据本发明一个实施例的半导体器件(特别是其高耐压MOS晶体管)的制造方法的制造流程图(No.5)。
图7A为示出根据现有技术的半导体器件(特别是其高耐压MOS晶体管)的一个例子的结构。
图7B为示出在图7A的制造方法中的一个处理的流程图。
图8为示出根据现有技术的半导体器件(特别是其高耐压MOS晶体管)的另一个例子的结构。
具体实施方式
下面参照附图描述根据本发明的实施例。
图1示出一种半导体器件，特别是根据本发明第一实施例的高效和高耐压MOS晶体管。
根据本发实施例的高耐压MOS晶体管21为具有偏移漏极结构的MOS晶体管。在已经隔着一个n型掩埋层23在第一导电型(例如，p型)硅半导体基片22上淀积一个n型外延层24之后，该高耐压MOS晶体管21形成在一个元件分离区上，在本实施例中，在一个元件形成区被有选择氧化(LOCOS)所形成的场绝缘层25所分离。具体来说，一个p型半导体阱区26被形成为与n型掩埋层23相对，并且形成具有比漏区的杂质浓度更低的杂质浓度的一个偏移漏区27。该偏移漏区27包括不与p型半导体阱区26相重叠的部分和与p型半导体阱区26的部分表面相重叠的部分。该偏移漏区27通过导入n型杂质而形成，并且与p型半导体阱区26的部分表面相重叠的部分由通过n型杂质抵消该p型杂质导入区的区域所形成。相应地，在该偏移漏区27中，不与p型半导体阱区26相重叠的部分以及与p型半导体阱区26的部分表面相重叠的部分可以由低浓度的半导体区域(即，所谓n-半导体区域)所形成。另外，可以用这样一种方式形成偏移漏区27，使得不与n型掩埋层23相重叠的部分变为一个n-半导体区域，并且与n型掩埋层23的部分表面相重叠的部分变为具有比p型半导体阱区26的杂质浓度更低的杂质浓度的p型半导体区域(例如，p-区域)。该偏移漏区27也被称为飘移区。p型元件分离层(所谓的p型沟道阻挡层)33形成在场绝缘层25下方。在形成p型半导体阱区26的同时形成该p型元件分离层33。
重掺杂n+源区22S形成在p型半导体阱区26的表面上。重掺杂n+漏区28b形成在由n-半导体区域所形成的偏移漏区27的表面上。然后，在从p型半导体阱区26的表面上的沟道区28C延伸到部分偏移漏区27的表面上通过栅绝缘膜29形成栅极30，从而与n+源区28S的端部相接。n+漏区28B形成在远离栅绝缘膜29和栅极30的另一端的位置处。例如由SiO2膜所形成的绝缘膜形成在包括栅极30的整个表面上，并且源极32S和漏极32D分别通过形成在绝缘膜31上的接触孔连接到n+源区28S和n+漏区28D。形成在场绝缘层下方的场绝缘层25和p型沟道阻挡层33基本上构成元件分离区。按照这种方式，制造根据该实施例的高耐压MOS晶体管21。
当高耐压MOS晶体管21被应用于CMOS晶体管时，在形成作为在形成于其它区域(未示出)上的第一导电型沟道MOS晶体管中的背栅极区的第二导电型阱区的同时，形成包括一个第二导电型沟道MOS晶体管的偏移漏区27。具体来说，当该高耐压MOS晶体管21为包括CMOS晶体管的一个n沟道MOS晶体管时，在形成作为包括CMOS晶体管的其它p沟道MOS晶体管的背栅极区的n型半导体阱区的同时，形成由电连接到n+漏区28D的轻微掺杂n-半导体区域所形成的偏移漏区27。
图2至6示出根据本实施例的上述高耐压MOS晶体管21的制造方法。
首先，如图2A中所示，制备第一导电型(例如p型)硅半导体基片22，并且通过热氧化在该偏移漏区27的一个主表面上形成具有预定厚度的绝缘膜41。在本实施例中，通过在从大约900℃至1000℃的温度范围内通过蒸气氧化形成具有从大约30nm-50nm厚度范围的SiO2膜41。接着，通过使用光刻技术和离子注入技术在对应于该元件形成区的位置处形成具有开孔42a的光刻胶掩膜42。通过经该光刻胶掩膜42注入第二导电型杂质，即，n型杂质，一个n型离子注入区域23A形成在p型半导体基片22上。
在本实施例中，具有大约1×1013至5×1013cm-2的剂量范围的磷离子(P)40。然后，如图2B中所示，在已经除去光刻胶掩膜42之后，在从大约950℃至1000℃的温度范围内通过热处理形成n型掩埋层23。
接着，如图2C中所示，除去通过热氧化形成的绝缘膜41，并且在该半导体基片上外延淀积具有预定电阻率(在本实施例中为5-10Ωcm)的n型外延层24。p型半导体基片22、n型掩埋层23和n型外延层24构成该半导体基底。
接着，如图3A中所示，通过热氧化在n型外延层24的表面上形成氧化硅膜43。在本实施例中，在从大约900℃至950℃的温度范围内通过蒸气氧化形成具有从60nm-100nm的SiO2膜43。
从而，通过简化的CVD(化学汽相淀积)在SiO2膜43上形成氮化硅膜44，在此形成具有从大约80nm-100nm薄膜厚度范围的Si3N4膜44。
接着，如图3B中所示，光刻胶掩膜45形成在对应于元件形成区(所谓的活性区)的区域上，其中通过光刻技术形成该目标高耐压MOS晶体管。然后，通过例如RIE(反应离子蚀刻)这样的各向异性蚀刻技术有选择地蚀刻Si3N4膜44、SiO2膜43和n型外延层24的部分表面。
接着，在已经除去光刻胶掩膜45之后，如图3C中所示，通过有选择地氧化(LOCOS)处理形成场绝缘层25。在本实施例中，通过在从大约950℃-1000℃的温度范围内进行蒸气氧化，而形成具有大约600nm-900nm范围内的氧化膜厚的氧化硅层25。在此时，由于在预先被有选择氧化的区域中的外延层24的表面被预先有选择地除去，因此场绝缘层25变为与外延层24相齐平。由场绝缘层25所包围的区域作为元件形成区46。从而，通过热磷酸除去Si3N4膜44。另外，在已经通过包含氟化氢(HF)的化学溶液从n型外延层24的表面上除去SiO2膜之后，再次通过在950℃-1000℃范围内的温度下进行蒸气氧化而形成热氧化膜，在本实施例中为具有大约20nm-50nm的膜厚的SiO2膜47。
接着，如图4A中所示，通过光刻技术和离子注入技术，p型杂质离子49被注入到随后形成的部分场绝缘层25下方的半导体区域中以及对应于作为活性区的p型半导体阱区的区域中。
具体来说，在已经形成场绝缘层25之后，例如通过对正型光刻胶薄膜进行构图而形成具有从一半元件形成区46延伸到一侧的部分场绝缘层25的通孔48a以及位于场绝缘层25上的通孔48b的光刻胶掩膜48。由于光刻胶掩膜48为正型光刻胶掩膜，开口48a、48b的开口端部为锥形，如图所示。
接着，通过该光刻胶掩膜48注入p型杂质离子。在本实施例中，注入具有大约1×1013至1×1014cm-2剂量范围的硼(B)离子49。硼离子49被注入，使得硼浓度在场绝缘层25下方的n型外延层的表面上，在活性区中为在n+掩埋层23的表面上(相应与其深度位置)到达峰值50。相应地，在光刻胶掩膜48的开口端部(锥形端部)中，硼离子通过光刻胶掩膜48，从而硼浓度峰值50延着光刻胶掩膜48的锥形角移动到n型外延层24的表面附近。
接着，光刻膜48被除去，如图4B中所示，n型杂质离子56被注入在对应于通过光刻技术和离子注入技术随后再次形成的氢掺杂偏移漏区的区域上。
具体来说，例如，形成正型光刻胶掩膜51，并且通过该光刻胶掩膜51注入n型杂质离子。n型杂质离子被注入到p型杂质离子注入区域，以从以前已经被注入离子的n型杂质离子注入区域的表面侧抵消浓度峰值50部分。在本实施例中，注入具有大约5×1012至1×1014cm-2剂量范围的硼离子(P)。参考标号57表示硼浓度峰值部分。
接着，如图5A中所示，在本实施例中通过热处理除去光刻胶掩膜51之后，在1100℃-1200℃的温度范围内执行热处理，作为元件分离层的p型沟道阻挡区33形成在部分场绝缘层25和p型半导体阱区26的下方，并且作为偏移漏区的n-半导体区域27同时形成在活性区上。n-半导体区域27被形成为使得它到达n型掩埋层23，并且从不与p型半导体阱区26相重叠的活性区方向部分地与p型半导体阱区26的部分表面相重叠。尽管n-半导体区域27与p型半导体阱区26的部分表面相重叠的部分固有地存在于p型半导体阱区26的表面上的沟道区28C上，并且具有高浓度的p型杂质，该重掺杂部分被n-半导体区域27所抵消。具体来说，根据n型杂质的剂量，n-半导体区域27与p型半导体阱区26相重叠的部分作为n-区或p-区。由于p-区具有比p型半导体阱区26的杂质浓度更低的浓度，因此n-区和p-区基本上作为偏移漏区。
p型半导体阱区26被形成为使得它可以到达n型掩埋层23，并且在该表面上的沟道区28C的整个区域具有均匀的低浓度。通过热氧化把SiO2膜52形成在该半导体阱区的表面上。
接着，通过包含氟化氢(HF)的化学水溶液从表面上除去SiO2膜52，如图5B中所示，栅绝缘膜29和栅极材料膜301被顺序地形成在包括p型半导体阱区26和由n-半导体区域所形成的偏移漏区27的整个表面上。
在本实施例中，通过在大约950℃-1000℃的温度范围内通过蒸气氧化形成具有大约20nm-50nm的膜厚范围的栅绝缘膜(SiO2膜)29。然后，通过CVD方法形成由具有大约400nm的膜厚的n型杂质掺杂的n+多晶硅膜所制成的栅极材料膜301。
接着，如图5C中所示，通过使用光刻技术和例如RIE这样的各向异性蚀刻技术有选择地除去栅绝缘膜29和栅极材料层301，从而仅仅在栅极形成区上形成栅绝缘膜20和栅极30。栅绝缘膜29和栅极30被形成在从由p型半导体阱区26的表面所形成的沟道区28C延伸到部分n-半导体区域27的范围中。
然后，在已经除去光刻胶掩膜(未示出)之后，热氧化膜54形成在整个表面上。在本实施例中，在大约800℃-900℃的温度范围内通过蒸气氧化，在整个表面上形成具有大约10nm-20nm的膜厚范围的氧化硅膜(SiO2膜)。
接着，通过使用光刻技术和离子注入技术，在作为背栅极区(未示出)的p型半导体阱区26的电势引出区域(所谓的背栅极引出区域)上注入p型杂质离子。在本实施例中，注入大约1×1015cm-2剂量的硼离子(B)。
另外，在已经除去上述光刻胶掩膜之后，类似地通过光刻技术和离子注入技术，把n型杂质离子注入在场绝缘层25的源极形成区和n-半导体区域27(未示出)的漏极形成区上。在本实施例中，注入大约1×1015至1×1016cm-2剂量范围的砷离子(As)。
接着，在已经除去上述光刻胶掩膜(未示出)之后，如图6A中所示，通过CVD方法形成绝缘膜，在本实施例中为具有大约600nm的膜厚的SiO2膜。另外，通过在大约850℃-950℃的温度范围内进行热处理，n+源区28S被形成在p型半导体阱区26a内部，并且n+漏区28D被形成在n-半导体区域。于此同时，p+阱区引出区(未示出)被形成在p型半导体阱区26内。SiO2膜54和SiO2膜55构成绝缘膜31。
接着，如图6B中所示，通过使用光刻技术和例如RIE这样的各向异性蚀刻技术，在对应于源极、漏极和栅极引出区的位置处，在绝缘膜31上形成接触孔，并且通过这些接触孔形成互连到漏区28D的漏极32D、互连到p型半导体阱区26的p+阱引出电极(未示出)以及互连到栅极30的栅极引出电极(未示出)。可以通过从下方蒸气淀积包含阻挡金属的金属膜，例如其中按次序叠加Ti、TiON、Ti、Al-Si的Al膜或者Ti/TiON/Ti/Al-Si叠层膜，以及通过使用光刻技术和RIE技术形成阱引出电极和栅极引出电极。
按照这种方式，可以获得目标的高效和高耐压MOS晶体管21。
当把包括上述高耐压MOS晶体管的半导体器件的制造方法应用于包括CMOS晶体管的半导体器件的制造工艺时，上述第一导电型半导体区域26作为包括CMOS晶体管的一个第二导电型沟道MOS晶体管的背栅极区，并且在形成包括CMOS晶体管的其它第一导电型MOS晶体管的背栅极区的同时形成上述偏移漏区27。具体来说，当高耐压MOS晶体管21被用作为包括CMOS晶体管的一个n沟道MOS晶体管时，在n型杂质的离子注入处理以形成图4B中所示的偏移漏区27中，相同的n型杂质离子56被注入在应当形成作为其它p沟道MOS晶体管的背栅极区的n型半导体阱区(未示出)的区域中。接着，在图5A中所示的热处理中，n沟道MOS晶体管的p型半导体阱区(背栅极区)26、由n-半导体区域所形成的偏移漏区27和p沟道MOS晶体管的n型半导体阱区(背栅极区，未示出)被同时形成。通过现有的工艺制造包括CMOS晶体管的半导体器件。
根据本实施例的包含偏移漏极结构的高耐压MOS晶体管21，由于形成包括不与p型半导体阱区26相重叠的部分和与p型半导体阱区26的部分表面相重叠的部分的轻掺杂偏移漏区(n-半导体区域27，因此由偏移漏区与p型半导体阱区26相重叠的部分抵消在栅绝缘膜29下方的p型半导体阱区26的部分表面上形成的(相应地，在沟道区28C的部分上形成的)重掺杂杂质区，从而除去该重掺杂杂质区。因此，以均匀的低浓度形成由源区28S和偏移漏区27之间的p型阱区形成的整个沟道区28C。相应地，可以避免阈值电压Vth变为大于设计值，或者可以避免其波动，从而可以获得稳定的阈值电压Vth，并且可以获得稳定的低导通状态电阻。也就是说，可以实现高效率和高耐压MOS晶体管，其中可以获得高耐压、稳定的阈值电压Vth和低导通状态电阻。
当MOS晶体管21被应用于CMOS晶体管时，具有偏移漏极结构的MOS晶体管21被形成为包括CMOS晶体管的一个n沟道MOS晶体管，并且在形成作为包括CMOS晶体管的其它p沟道MOS晶体管的背栅极的n型半导体阱区的同时，形成该n沟道MOS晶体管21的偏移漏区(n-半导体区域)27，从而通过现有处理步骤数可以获得高耐压CMOS晶体管，而不增加步骤数。
另外，由于根据本实施例的高耐压晶体管制造方法包括一系列上述处理步骤，具体来说为用于形成包括不与作为背栅极区的p型半导体阱区相重叠的部分和与p型半导体阱区的部分表面相重叠的部分的轻掺杂偏移漏区27的处理，由偏移漏区27抵消在p型半导体阱区26的沟道区侧的上述一部分表面处形成重掺杂区，从而可以使得源区28S和偏移漏区27之间的p型半导体阱区26所形成的沟道区的浓度在整个区域上变为均匀。相应地，可以容易和稳定地制造高效和高耐压的MOS晶体管21，其中获得高耐压、阈值电压Vth和低导通状态电阻。
当把上述高耐压MOS晶体管的制造方法应用于CMOS晶体管的制造工艺时，上述p型半导体阱区21作为包括CMOS晶体管的一个n沟道MOS晶体管的背栅极区，并且在形成作为包括CMOS晶体管的其它p沟道MOS晶体管的背栅极区的n型半导体阱区的同时形成上述偏移漏区27，从而可以通过现有处理步骤数目制造包括具有至少一个n沟道MOS晶体管的CMOS晶体管的半导体器件，作为具有稳定阈值电压和低导通状态电阻的偏移漏极结构.

Claims (11)

1.一种半导体器件，包括MOS晶体管，其中在第一导电型半导体区域上形成第二导电型源区，并形成电连接到第二导电型漏区并且具有比所述漏区的杂质浓度更低的杂质浓度的偏移漏区，所述偏移漏区包括不与所述第一导电型半导体区域相重叠的部分以及与所述第一导电型半导体区域的部分表面相重叠的部分，所述偏移漏区的不与所述第一导电型半导体区域相重叠的部分由第二导电型区域形成，所述偏移漏区的与所述第一导电型半导体区域的部分表面相重叠的部分由具有比所述第一导电型半导体区域的杂质浓度更低的杂质浓度的第一导电型区域形成，并且在从所述源区和所述偏移漏区之间的沟道区延伸到不与所述第一导电型半导体区域重叠的所述偏移漏区的一部分的表面上经由栅绝缘膜形成栅电极。
2.根据权利要求1所述的半导体器件，其中所述MOS晶体管被形成为构成CMOS晶体管的一个第二导电型沟道MOS晶体管，所述第一导电型半导体区域形成所述第二导电型沟道MOS晶体管的背栅极区，并且在形成构成所述CMOS晶体管的第一导电型沟道MOS晶体管的背栅极区的同时形成所述偏移漏区。
3.根据权利要求1所述的半导体器件，其中进一步包括第一导电型元件分离层，其在形成所述第一导电型半导体区域的同时形成在用于分离所述MOS晶体管的分离区之下。
4.根据权利要求3所述的半导体器件，其中由通过有选择地氧化形成的场绝缘层形成所述分离区，并且通过注入离子使得所述场绝缘层下方的半导体表面到达杂质浓度峰值而形成所述第一导电型半导体区域和所述第一导电型元件分离层。
5.根据权利要求1所述的半导体器件，其中所述第一导电型半导体区域的表面的沟道区的整个区域以均匀浓度形成。
6.一种半导体器件制造方法，包括如下步骤：在第一导电型半导体基片上顺次形成第二导电型掩埋区以及第二导电型外延层之后，形成用于隔离元件形成区的、通过有选择地氧化而形成的分离区的步骤；用于在所述元件形成区上形成第一导电型半导体区域，以及通过在不与所述第一导电型半导体区域相重叠的部分和与所述第一导电型半导体区域的部分表面相重叠的部分上注入第二导电型杂质而形成偏移漏区的步骤，使得不与所述第一导电型半导体区域相重叠的部分形成具有比第二导电型漏区的杂质浓度更低的杂质浓度的第二导电型区域，并且与所述第一导电型半导体区域的部分表面相重叠的部分形成具有比所述第一导电型半导体区域的杂质浓度更低的杂质浓度的第一导电型区域；用于在从所述源区和所述偏移漏区之间的所述第一导电型半导体区域所构成的沟道区延伸到不与所述第一导电型半导体区域重叠的所述偏移漏区的表面上经由栅绝缘膜形成栅电极的步骤；以及用于分别在所述第一导电型半导体区域和所述偏移漏区上形成第二导电型源区和漏区的步骤。
7.根据权利要求6所述的半导体器件制造方法，其中在注入第一导电型杂质的离子之后通过注入第二导电型杂质的离子同时通过热处理进行激活而形成所述第一导电型半导体区域和所述偏移漏区。
8.根据权利要求7所述的半导体器件制造方法，其中在注入所述第一导电型杂质的离子之后，以足够消除表面上的杂质浓度峰值部分的剂量来注入所述第二导电型杂质的离子。
9.根据权利要求6所述的半导体器件制造方法，其中通过以1×1013至1×1014cm-2的剂量注入第一导电型杂质的离子而形成所述第一导电型半导体区域，通过以5×1012至1×1014cm-2的剂量注入第二导电型杂质的离子而形成所述偏移漏区，以及通过以1×1015至1×1016cm-2的剂量注入第二导电型杂质的离子而形成所述第二导电型源区和漏区。
10.根据权利要求6所述的半导体器件制造方法，其中在通过开口端部为锥形的正型光刻胶掩膜注入第一导电型杂质的离子以及通过开口端部为锥形的正型光刻胶掩膜注入第二导电型杂质的离子的同时，形成所述第一导电型半导体区域、在用于隔离元件形成区的所述分离区之下的第一导电型元件分离层和所述偏移漏区。
11.根据权利要求6所述的半导体器件制造方法，其中所述第一导电型半导体区域形成为构成CMOS晶体管的一个第二导电型沟道MOS晶体管的背栅极区域，并且在形成构成CMOS晶体管的另一个第一导电型沟道MOS晶体管的背栅极区域的同时，形成所述偏移漏区。
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