JP3602751B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置 Download PDFInfo
- Publication number
- JP3602751B2 JP3602751B2 JP27470899A JP27470899A JP3602751B2 JP 3602751 B2 JP3602751 B2 JP 3602751B2 JP 27470899 A JP27470899 A JP 27470899A JP 27470899 A JP27470899 A JP 27470899A JP 3602751 B2 JP3602751 B2 JP 3602751B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- diffusion
- conductivity type
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000009792 diffusion process Methods 0.000 claims description 79
- 230000015556 catabolic process Effects 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 15
- 108091006146 Channels Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000007943 implant Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いた高耐圧半導体装置に関する。
【０００２】
【従来の技術】
図７は従来の高耐圧半導体装置である横型のＭＯＳＦＥＴを示す断面図である。
このＭＯＳＦＥＴにおいては、ｐ型半導体基板１０１内に低抵抗のｎ型埋め込み層１０２が形成される。更に、ｎ型埋め込み層１０２上には高抵抗のｎ型層１０４がエピタキシャル成長により形成される。
【０００３】
ｎ型エピタキシャル層１０４の表面にはｐ型ボディ層１０５が選択的に形成される。ｐ型ボディ層１０５の表面には低抵抗のｎ型ソース層１０６と低抵抗のｐ型コンタクト層１０７とが選択的に形成される。ｎ型ソース層１０６及びｐ型コンタクト層１０７上にはソース電極１０８が配設される。
【０００４】
ｐ型ボディ層１０５と所定距離離れるように、ｎ型エピタキシャル層１０４の表面には低抵抗のｎ型ドレイン層１０９が選択的に形成される。ｎ型ドレイン層１０９上にはドレイン電極１１０が配設される。
【０００５】
ｎ型ドレイン層１０９とｎ型ソース層１０６とで挟まれた領域上には、ゲート酸化膜を介して、フィールドプレートを有するゲート電極１１２が配設される。ゲート電極１１２により、ｎ型エピタキシャル層１０４とｎ型ソース層１０６とで挟まれたｐ型ボディ層１０５の表面にｎ型チャネルが誘起される。
【０００６】
【発明が解決しようとする課題】
しかしながら、このＭＯＳＦＥＴにおいては、ｎ型ドレイン層１０９に電源電圧が印加された状態で、ｐ型ボディ層１０５からｎ型エピタキシャル層１０４に広がる空乏層は、ｐ型ボディ層１０５の形状に対応して形成される。この場合、ｐ型ボディ層１０５下部のコーナーに対応する部分で電界が特に強くなるため、ｎ型エピタキシャル層１０４の不純物濃度を低くしないと高耐圧を得ることができない。
【０００７】
しかし、ｎ型エピタキシャル層１０４の不純物濃度を低くすると、ゲート電極１１２にしきい値以上の電圧を添加して素子をオン状態にした時、ｎ型エピタキシャル層１０４での抵抗が大きくなり、この結果、素子のオン抵抗を増大させてしまう。
【０００８】
本発明は、上記実情を考慮してなされたもので、高い耐圧を維持しつつ、低いオン抵抗を実現可能な高耐圧半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の視点は、高耐圧半導体装置であって、
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第１導電型の活性層と、
前記活性層内に選択的に形成された第１導電型のバッファ層と、
前記バッファ層内に選択的に形成された第１導電型のドレイン層と、
前記ドレイン層にコンタクトするように配設されたドレイン電極と、
前記活性層内に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記ベース層及び前記ソース層にコンタクトするように配設されたソース電極と、
前記ソース層と前記バッファ層とに挟まれた前記ベース層の領域上にゲート絶縁膜を介して配設されたゲート電極と、
を具備し、前記バッファ層及び前記ベース層は不純物拡散により形成され、前記バッファ層の端部が前記ゲート電極の下方の位置に到達し、且つ前記バッファ層及び前記ベース層は互いの拡散領域が重なり、且つ前記ドレイン層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１０】
本発明の第２の視点は第１の視点の高耐圧半導体装置において、前記バッファ層及び前記ドレイン層と重なるように、前記活性層内に選択的に形成された第１導電型の拡散層を更に具備し、前記拡散層は不純物拡散により形成され、前記拡散層と前記ベース層とは互いの拡散領域が重ならず、前記拡散層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１１】
本発明の第３の視点は、高耐圧半導体装置であって、
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第１導電型の活性層と、
前記活性層内に選択的に形成された第１導電型のバッファ層と、
前記バッファ層内に選択的に形成された第１導電型のドレイン層と、
前記ドレイン層にコンタクトするように配設されたドレイン電極と、
前記活性層内に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記ベース層及び前記ソース層にコンタクトするように配設されたソース電極と、
前記ソース層と前記バッファ層とに挟まれた前記ベース層の領域上にゲート絶縁膜を介して配設されたゲート電極と、
前記バッファ層及び前記ドレイン層と重なるように、前記活性層内に選択的に形成された第１導電型の拡散層と、
を具備し、前記バッファ層、前記ベース層及び前記拡散層は不純物拡散により形成され、前記バッファ層の端部が前記ゲート電極の下方の位置に到達し、且つ前記拡散層と前記ベース層とは互いの拡散領域が重ならず、前記拡散層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１２】
本発明の第４の視点は第３の視点の高耐圧半導体装置において、前記バッファ層及び前記ベース層は互いの拡散領域が重なるように設定されることを特徴とする。
【００１３】
本発明の第５の視点は第１乃至第４のいずれかの視点の高耐圧半導体装置において、前記活性層よりも低抵抗で且つ前記絶縁層と前記活性層との間に配設された第１導電型の埋め込み層を更に具備することを特徴とする。
【００１４】
本発明の第６の視点は、高耐圧半導体装置であって、
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第２導電型の活性層と、
前記活性層内に選択的に形成された第１導電型のバッファ層と、
前記バッファ層内に選択的に形成された第１導電型のドレイン層と、
前記ドレイン層にコンタクトするように配設されたドレイン電極と、
前記活性層内に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記ベース層及び前記ソース層にコンタクトするように配設されたソース電極と、
前記ソース層と前記バッファ層とに挟まれた前記ベース層の領域上にゲート絶縁膜を介して配設されたゲート電極と、
を具備し、前記バッファ層及び前記ベース層は不純物拡散により形成され、前記バッファ層の端部が前記ゲート電極の下方の位置に到達し、且つ前記バッファ層及び前記ベース層は互いの拡散領域が重なり、且つ前記ドレイン層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１５】
本発明の第７の視点は第６の視点の高耐圧半導体装置において、前記バッファ層及び前記ドレイン層と重なるように、前記活性層内に選択的に形成された第１導電型の拡散層を更に具備し、前記拡散層は不純物拡散により形成され、前記拡散層と前記ベース層とは互いの拡散領域が重ならず、前記拡散層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１６】
本発明の第８の視点は第１乃至第７のいずれかの視点の高耐圧半導体装置において、前記ゲート電極の真下に位置するように、前記ベース層内に形成された第２導電型の拡散層を更に具備することを特徴とする。
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１８】
図１は本発明の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
このＭＯＳＦＥＴは、ＳＯＩ基板を用いたものであり、即ち、シリコン基板１上にＳｉＯ２ 埋め込み酸化膜からなる絶縁層２及びｎ− 型（高抵抗のｎ型）シリコン活性層３が順次配設される。
【００１９】
ｎ− 型活性層３の表面にはｎ型バッファ層７が形成され、ｎ型バッファ層７内にｎ＋ 型（低抵抗のｎ型）ドレイン層８が形成される。ｎ＋ 型ドレイン層８上にはドレイン電極１１がコンタクトするように配設される。ｎ− 型活性層３のドレイン電極側には、更に、ｎ型バッファ層７よりマスク開口幅を狭くしてｎ型拡散層２０が形成される。ｎ型拡散層２０はｎ型バッファ層７及びｎ＋ 型ドレイン層８と拡散領域が重なるように設定される。
【００２０】
一方、ｎ− 型活性層３のソース電極側の表面には、ｐ型ウエル層（ｐ型ベース層）４が選択的に形成され、ｐ型ウエル層４の表面にはｎ＋ 型ソース層６が選択的に形成される。ｐ型ウエル層４及びｎ＋ 型ソース層６上には共通のソース電極９がコンタクトするように配設される。ソース電極９の下部には、ｐ型ウエル層４に対して良好なコンタクトを得るために低抵抗のｐ＋型（低抵抗のｐ型）コンタクト層５が形成される。
【００２１】
ｎ型バッファ層７はｐ型ウエル層４内に侵入するように形成される。ｎ型バッファ層７とｎ＋ 型ソース層６との間に位置するように、ｐ型ウエル層４の表面には、いわゆるチャネルインプラに相当するｐ型拡散層２１が形成される。ｎ型バッファ層７とｎ＋ 型ソース層６とで挟まれた領域、即ちｐ型拡散層２１上には、ゲート酸化膜１２を介して、フィールドプレートを有するゲート電極１０が配設される。なお、ソース電極９とドレイン電極１１との間の活性層表面は、ゲート酸化膜１２以外の部分も絶縁膜（図示せず）により覆われる。
【００２２】
本実施の形態において、ｎ− 型活性層３への不純物ドーズ量は、１×１０１０ｃｍ−２〜２×１０１２ｃｍ−２の範囲、より好ましくは０．５×１０１２ｃｍ−２〜１．８×１０１２ｃｍ−２の範囲に設定される。
【００２３】
また、ｐ型ウエル層４、ｎ型バッファ層７、及びｎ型拡散層２０は、以下のような条件を満足するように不純物拡散により形成される。即ち、ｐ型ウエル層４及びｎ型拡散層２０はｎ型バッファ層７よりも深い。また、ｐ型ウエル層４及びｎ型バッファ層７は互いの拡散領域が重なり、且つｎ型バッファ層７の端部はゲート電極の下方の位置に到達する。また、ｐ型ウエル層４とｎ型拡散層２０とは互いの拡散領域が重ならず、ｐ型ウエル層４とｎ型拡散層２０との間で、ｎ型バッファ層７がｎ− 型活性層３に直接接触する領域を有する。
【００２４】
次に、本実施の形態の形態の作用について説明する。
【００２５】
図１図示のｎ型ＭＯＳＦＥＴにおいて、ｐ型ウエル層４、ｎ＋ 型ソース層６、及び基板１を各々接地し、ｎ＋ 型ドレイン層８に正の高電圧を印加した場合を想定する。この状態において、絶縁層２とｎ− 活性層３との界面から空乏層が形成されると共に、ｐ型ウエル層４とｎ− 型活性層３及びｎ型バッファ層７とのｐｎ接合部分から空乏層が形成される。このようにして形成される空乏層の部分に印加電圧が掛かることにより、高耐圧が実現される。
【００２６】
ｎ型バッファ層７を、不純物インプラのマスク開口部を少しずつずらして複数の拡散層により形成すると、高耐圧が得られる。これは、多重拡散により形成されたｎ型バッファ層７底部の曲面部分での曲率が緩和され、この影響で電界集中が緩和されるからである。よって、この多重拡散は、ｎ型バッファ層７底部における曲率を大きくするように、数を多くするほうが効果が大きくなる。
【００２７】
一方、ソース−ドレイン間の耐圧、即ち、ｎ型バッファ層７とｐ型ウエル層４とのｐｎ接合面での耐圧を得るためには空乏層の延びが阻止されないようにｎ型バッファ層７の濃度を抑える必要がある。濃度が高すぎると、ｎ型バッファ層７の先端部分で素子破壊が生じる。しかし一方、ｎ型バッファ層７の濃度が下がると、それに伴いｎ型バッファ層７内での抵抗を上げる方向に作用するため、オン時のＭＯＳＦＥＴの抵抗を増加させてしまう。そこで、ドレイン電極１１側のｎ型バッファ層７の濃度を高くしてやる必要がある。この意味でも、ｎ型バッファ層７にｎ型拡散層２０を追加形成して、ドレイン電極側のｎ型バッファ層の濃度を高めてやることが効果的となる。
【００２８】
しかし、ｎ型多重拡散層をひとつ追加するごとに露光工程が増えるため、これはコスト高につながる。そこで、ｐ型ウエル層４とｎ型バッファ層７とを互いの拡散領域が重なるように形成する。これにより、ｎ型バッファ層７のうち、ｐ型ウエル層４と重なる部分は、ｎ型バッファ層７の端部にいくほど濃度が低くなる。即ち、ｎ型バッファ層７は、ｐ型ウエル層４と重なる部分において、ソース電極９側からドレイン電極１１側に向かって徐々にｎ型キャリア濃度が高くなるような濃度勾配を有することとなる。つまり、ｎ型バッファ層７を一重拡散で形成しても、多重拡散に相当する濃度分布が得られる。
【００２９】
更に、ｐ型ウエル層４と拡散領域が重ならないように、ｎ型拡散層２０を追加形成することで、ドレイン側のｎ型バッファ層７は、更に横方向に濃度勾配を付加され、何重にも多重拡散したような、濃度プロファイルを有することとなる。
【００３０】
よって、耐圧及びオン抵抗も多重拡散と同様の効果が得られ、高耐圧でありながらオン抵抗の低いＭＯＳＦＥＴが実現される。更に、ドレイン側のｎ型バッファ層７の濃度が高いことにより、オン時の耐圧もより高い値が得られる。
【００３１】
図２は本発明の別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図２図示のＭＯＳＦＥＴは、チャネルインプラに相当するｐ型拡散層２１をゲート電極１０の下方に有していない点で、図１図示のＭＯＳＦＥＴと異なる。即ち、ｐ型拡散層２１を形成するためのチャネルインプラは、ｐ型ウエル層４の濃度を調整することで、必ずしも必要でなくなる。図２図示のＭＯＳＦＥＴにおいては、ｐ型ウエル層４がチャネル部分を全部覆っている構造のため、マスクずれ等による特性のばらつきがなくなり、安定した特性が得られる。
【００３２】
図３は本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図３図示のＭＯＳＦＥＴは、ｎ型バッファ層７と拡散領域が重なるｎ型拡散層２０を有していない点で、図１図示のＭＯＳＦＥＴと異なる。即ち、図３図示のＭＯＳＦＥＴにおいては、ｐ型ウエル層４とｎ型バッファ層７との拡散領域の重なりにより、この重なっている領域において、ｎ型バッファ層７に濃度勾配が形成されるため、ｎ型拡散層２０がなくても、十分な高耐圧と低オン抵抗とが得られる。
【００３３】
図４は本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図４図示のＭＯＳＦＥＴは、ｐ型ウエル層４とｎ型バッファ層７とが、互いの拡散領域が重ならないように形成されている点で、図１図示のＭＯＳＦＥＴと異なる。ここで、ｎ型バッファ層７は図１図示の位置と同じゲート電極１０の下方の位置まで延在するように形成されるが、ｐ型ウエル層４はｎ型バッファ層７の端部の直前で終端するように、図１図示のそれよりも短く形成される。
【００３４】
ＭＯＳＦＥＴ構造では、ｎ型バッファ層７のうち、ゲート電極１０下の部分の濃度がオン抵抗に最も大きく寄与する。よって、オン抵抗の面からみれば、図４図示の如く、ｎ型バッファ層７の左端はｐ型ウエル層４にかからないほうが、より高い濃度を維持できる点で有利である。
【００３５】
一方、低印加電圧でのｎ型バッファ層７の先端部分での破壊をふせぎ、横方向の耐圧を維持するため、ｎ型バッファ層７の濃度は、ある程度以内に抑える必要がある。このため、ドレイン電極１１に近い部分ではｎ型拡散層２０によって、ｎ型バッファ層７の濃度を高くする。これにより、図４図示のＭＯＳＦＥＴによっても、十分な高耐圧と低オン抵抗とが得られる。
【００３６】
図５は本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図５図示のＭＯＳＦＥＴは、絶縁層２上の活性層がｐ− 型（高抵抗のｐ型）活性層２３からなる点で、図１図示のＭＯＳＦＥＴと異なる。しかし、この構造においても、高耐圧は維持でき、更にチャネル部分をｐ型ウエル層４で完全に覆っているため、チャネル部分の濃度に影響はなく、オン特性に影響はでない。ＩＣ回路を組む場合、他の素子、たとえばバイポーラ素子側の特性要求から、基板がｎ型であったり、ｐ型であったりする。本発明に係るＭＯＳＦＥＴ構造によれば、基板の導電型を問わずに、一定の特性を得ることが可能となる。
【００３７】
図６は本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図６図示のＭＯＳＦＥＴは、ｎ− 活性層３よりも低抵抗のｎ＋ 型埋め込み層２５が絶縁層２とｎ− 活性層３との間に配設されている点で、図１図示のＭＯＳＦＥＴと異なる。素子の使用条件によっては、基板１の電位を０Ｖ以外にすることもある。基板１に負の電位が掛かる場合、これにより形成される反転層の影響を阻止するため、ｎ− 活性層３の底部にｎ＋ 型埋め込み層２５を形成することができる。
【００３８】
ｎ＋ 型埋め込み層２５により、基板１の電位によるｎ− 活性層３への影響をシールドすることが可能となる。この場合、ｎ− 活性層３の底部に空乏層が形成されないが、ｐ型ウエル層４とｎ− 型活性層とのｐｎ接合から空乏層が形成されるため、この空乏層領域に印加電圧が掛かり、必要な耐圧が得られる。また、オン特性には影響がないため、十分な低オン抵抗と高オン耐圧とが得られる。
【００３９】
なお、上記各実施の形態では、ｎ型ＭＯＳＦＥＴを構成した場合について説明したが、各層のｎ型とｐ型とを入れ替えてｐ型ＭＯＳＦＥＴを構成しても、本発明の効果を同様に得ることができる。
【００４０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００４１】
【発明の効果】
本発明によれば、逆バイアス時の高耐圧、及びオン時の低オン抵抗、高オン耐圧を同時に実現可能な高耐圧半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図２】本発明の別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図３】本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図４】本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図５】本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図６】本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図７】従来の高耐圧半導体装置である横型のＭＯＳＦＥＴを示す概略断面図。
【符号の説明】
１…シリコン基板
２…絶縁層
３…ｎ− 型活性層
４…ｐ型ウエル層（ｐ型ベース層）
５…ｐ＋型コンタクト層
６…ｎ＋ 型ソース層
７…ｎ型バッファ層
８…ｎ＋ 型ドレイン層
９…ソース電極
１０…ゲート電極
１１…ドレイン電極
１２…ゲート絶縁膜
２０…ｎ型拡散層
２１…ｐ型拡散層
２３…ｐ− 型活性層
２５…ｎ＋ 型埋め込み層
【発明の属する技術分野】
本発明は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いた高耐圧半導体装置に関する。
【０００２】
【従来の技術】
図７は従来の高耐圧半導体装置である横型のＭＯＳＦＥＴを示す断面図である。
このＭＯＳＦＥＴにおいては、ｐ型半導体基板１０１内に低抵抗のｎ型埋め込み層１０２が形成される。更に、ｎ型埋め込み層１０２上には高抵抗のｎ型層１０４がエピタキシャル成長により形成される。
【０００３】
ｎ型エピタキシャル層１０４の表面にはｐ型ボディ層１０５が選択的に形成される。ｐ型ボディ層１０５の表面には低抵抗のｎ型ソース層１０６と低抵抗のｐ型コンタクト層１０７とが選択的に形成される。ｎ型ソース層１０６及びｐ型コンタクト層１０７上にはソース電極１０８が配設される。
【０００４】
ｐ型ボディ層１０５と所定距離離れるように、ｎ型エピタキシャル層１０４の表面には低抵抗のｎ型ドレイン層１０９が選択的に形成される。ｎ型ドレイン層１０９上にはドレイン電極１１０が配設される。
【０００５】
ｎ型ドレイン層１０９とｎ型ソース層１０６とで挟まれた領域上には、ゲート酸化膜を介して、フィールドプレートを有するゲート電極１１２が配設される。ゲート電極１１２により、ｎ型エピタキシャル層１０４とｎ型ソース層１０６とで挟まれたｐ型ボディ層１０５の表面にｎ型チャネルが誘起される。
【０００６】
【発明が解決しようとする課題】
しかしながら、このＭＯＳＦＥＴにおいては、ｎ型ドレイン層１０９に電源電圧が印加された状態で、ｐ型ボディ層１０５からｎ型エピタキシャル層１０４に広がる空乏層は、ｐ型ボディ層１０５の形状に対応して形成される。この場合、ｐ型ボディ層１０５下部のコーナーに対応する部分で電界が特に強くなるため、ｎ型エピタキシャル層１０４の不純物濃度を低くしないと高耐圧を得ることができない。
【０００７】
しかし、ｎ型エピタキシャル層１０４の不純物濃度を低くすると、ゲート電極１１２にしきい値以上の電圧を添加して素子をオン状態にした時、ｎ型エピタキシャル層１０４での抵抗が大きくなり、この結果、素子のオン抵抗を増大させてしまう。
【０００８】
本発明は、上記実情を考慮してなされたもので、高い耐圧を維持しつつ、低いオン抵抗を実現可能な高耐圧半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の視点は、高耐圧半導体装置であって、
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第１導電型の活性層と、
前記活性層内に選択的に形成された第１導電型のバッファ層と、
前記バッファ層内に選択的に形成された第１導電型のドレイン層と、
前記ドレイン層にコンタクトするように配設されたドレイン電極と、
前記活性層内に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記ベース層及び前記ソース層にコンタクトするように配設されたソース電極と、
前記ソース層と前記バッファ層とに挟まれた前記ベース層の領域上にゲート絶縁膜を介して配設されたゲート電極と、
を具備し、前記バッファ層及び前記ベース層は不純物拡散により形成され、前記バッファ層の端部が前記ゲート電極の下方の位置に到達し、且つ前記バッファ層及び前記ベース層は互いの拡散領域が重なり、且つ前記ドレイン層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１０】
本発明の第２の視点は第１の視点の高耐圧半導体装置において、前記バッファ層及び前記ドレイン層と重なるように、前記活性層内に選択的に形成された第１導電型の拡散層を更に具備し、前記拡散層は不純物拡散により形成され、前記拡散層と前記ベース層とは互いの拡散領域が重ならず、前記拡散層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１１】
本発明の第３の視点は、高耐圧半導体装置であって、
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第１導電型の活性層と、
前記活性層内に選択的に形成された第１導電型のバッファ層と、
前記バッファ層内に選択的に形成された第１導電型のドレイン層と、
前記ドレイン層にコンタクトするように配設されたドレイン電極と、
前記活性層内に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記ベース層及び前記ソース層にコンタクトするように配設されたソース電極と、
前記ソース層と前記バッファ層とに挟まれた前記ベース層の領域上にゲート絶縁膜を介して配設されたゲート電極と、
前記バッファ層及び前記ドレイン層と重なるように、前記活性層内に選択的に形成された第１導電型の拡散層と、
を具備し、前記バッファ層、前記ベース層及び前記拡散層は不純物拡散により形成され、前記バッファ層の端部が前記ゲート電極の下方の位置に到達し、且つ前記拡散層と前記ベース層とは互いの拡散領域が重ならず、前記拡散層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１２】
本発明の第４の視点は第３の視点の高耐圧半導体装置において、前記バッファ層及び前記ベース層は互いの拡散領域が重なるように設定されることを特徴とする。
【００１３】
本発明の第５の視点は第１乃至第４のいずれかの視点の高耐圧半導体装置において、前記活性層よりも低抵抗で且つ前記絶縁層と前記活性層との間に配設された第１導電型の埋め込み層を更に具備することを特徴とする。
【００１４】
本発明の第６の視点は、高耐圧半導体装置であって、
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第２導電型の活性層と、
前記活性層内に選択的に形成された第１導電型のバッファ層と、
前記バッファ層内に選択的に形成された第１導電型のドレイン層と、
前記ドレイン層にコンタクトするように配設されたドレイン電極と、
前記活性層内に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記ベース層及び前記ソース層にコンタクトするように配設されたソース電極と、
前記ソース層と前記バッファ層とに挟まれた前記ベース層の領域上にゲート絶縁膜を介して配設されたゲート電極と、
を具備し、前記バッファ層及び前記ベース層は不純物拡散により形成され、前記バッファ層の端部が前記ゲート電極の下方の位置に到達し、且つ前記バッファ層及び前記ベース層は互いの拡散領域が重なり、且つ前記ドレイン層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１５】
本発明の第７の視点は第６の視点の高耐圧半導体装置において、前記バッファ層及び前記ドレイン層と重なるように、前記活性層内に選択的に形成された第１導電型の拡散層を更に具備し、前記拡散層は不純物拡散により形成され、前記拡散層と前記ベース層とは互いの拡散領域が重ならず、前記拡散層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする。
【００１６】
本発明の第８の視点は第１乃至第７のいずれかの視点の高耐圧半導体装置において、前記ゲート電極の真下に位置するように、前記ベース層内に形成された第２導電型の拡散層を更に具備することを特徴とする。
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１８】
図１は本発明の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
このＭＯＳＦＥＴは、ＳＯＩ基板を用いたものであり、即ち、シリコン基板１上にＳｉＯ２ 埋め込み酸化膜からなる絶縁層２及びｎ− 型（高抵抗のｎ型）シリコン活性層３が順次配設される。
【００１９】
ｎ− 型活性層３の表面にはｎ型バッファ層７が形成され、ｎ型バッファ層７内にｎ＋ 型（低抵抗のｎ型）ドレイン層８が形成される。ｎ＋ 型ドレイン層８上にはドレイン電極１１がコンタクトするように配設される。ｎ− 型活性層３のドレイン電極側には、更に、ｎ型バッファ層７よりマスク開口幅を狭くしてｎ型拡散層２０が形成される。ｎ型拡散層２０はｎ型バッファ層７及びｎ＋ 型ドレイン層８と拡散領域が重なるように設定される。
【００２０】
一方、ｎ− 型活性層３のソース電極側の表面には、ｐ型ウエル層（ｐ型ベース層）４が選択的に形成され、ｐ型ウエル層４の表面にはｎ＋ 型ソース層６が選択的に形成される。ｐ型ウエル層４及びｎ＋ 型ソース層６上には共通のソース電極９がコンタクトするように配設される。ソース電極９の下部には、ｐ型ウエル層４に対して良好なコンタクトを得るために低抵抗のｐ＋型（低抵抗のｐ型）コンタクト層５が形成される。
【００２１】
ｎ型バッファ層７はｐ型ウエル層４内に侵入するように形成される。ｎ型バッファ層７とｎ＋ 型ソース層６との間に位置するように、ｐ型ウエル層４の表面には、いわゆるチャネルインプラに相当するｐ型拡散層２１が形成される。ｎ型バッファ層７とｎ＋ 型ソース層６とで挟まれた領域、即ちｐ型拡散層２１上には、ゲート酸化膜１２を介して、フィールドプレートを有するゲート電極１０が配設される。なお、ソース電極９とドレイン電極１１との間の活性層表面は、ゲート酸化膜１２以外の部分も絶縁膜（図示せず）により覆われる。
【００２２】
本実施の形態において、ｎ− 型活性層３への不純物ドーズ量は、１×１０１０ｃｍ−２〜２×１０１２ｃｍ−２の範囲、より好ましくは０．５×１０１２ｃｍ−２〜１．８×１０１２ｃｍ−２の範囲に設定される。
【００２３】
また、ｐ型ウエル層４、ｎ型バッファ層７、及びｎ型拡散層２０は、以下のような条件を満足するように不純物拡散により形成される。即ち、ｐ型ウエル層４及びｎ型拡散層２０はｎ型バッファ層７よりも深い。また、ｐ型ウエル層４及びｎ型バッファ層７は互いの拡散領域が重なり、且つｎ型バッファ層７の端部はゲート電極の下方の位置に到達する。また、ｐ型ウエル層４とｎ型拡散層２０とは互いの拡散領域が重ならず、ｐ型ウエル層４とｎ型拡散層２０との間で、ｎ型バッファ層７がｎ− 型活性層３に直接接触する領域を有する。
【００２４】
次に、本実施の形態の形態の作用について説明する。
【００２５】
図１図示のｎ型ＭＯＳＦＥＴにおいて、ｐ型ウエル層４、ｎ＋ 型ソース層６、及び基板１を各々接地し、ｎ＋ 型ドレイン層８に正の高電圧を印加した場合を想定する。この状態において、絶縁層２とｎ− 活性層３との界面から空乏層が形成されると共に、ｐ型ウエル層４とｎ− 型活性層３及びｎ型バッファ層７とのｐｎ接合部分から空乏層が形成される。このようにして形成される空乏層の部分に印加電圧が掛かることにより、高耐圧が実現される。
【００２６】
ｎ型バッファ層７を、不純物インプラのマスク開口部を少しずつずらして複数の拡散層により形成すると、高耐圧が得られる。これは、多重拡散により形成されたｎ型バッファ層７底部の曲面部分での曲率が緩和され、この影響で電界集中が緩和されるからである。よって、この多重拡散は、ｎ型バッファ層７底部における曲率を大きくするように、数を多くするほうが効果が大きくなる。
【００２７】
一方、ソース−ドレイン間の耐圧、即ち、ｎ型バッファ層７とｐ型ウエル層４とのｐｎ接合面での耐圧を得るためには空乏層の延びが阻止されないようにｎ型バッファ層７の濃度を抑える必要がある。濃度が高すぎると、ｎ型バッファ層７の先端部分で素子破壊が生じる。しかし一方、ｎ型バッファ層７の濃度が下がると、それに伴いｎ型バッファ層７内での抵抗を上げる方向に作用するため、オン時のＭＯＳＦＥＴの抵抗を増加させてしまう。そこで、ドレイン電極１１側のｎ型バッファ層７の濃度を高くしてやる必要がある。この意味でも、ｎ型バッファ層７にｎ型拡散層２０を追加形成して、ドレイン電極側のｎ型バッファ層の濃度を高めてやることが効果的となる。
【００２８】
しかし、ｎ型多重拡散層をひとつ追加するごとに露光工程が増えるため、これはコスト高につながる。そこで、ｐ型ウエル層４とｎ型バッファ層７とを互いの拡散領域が重なるように形成する。これにより、ｎ型バッファ層７のうち、ｐ型ウエル層４と重なる部分は、ｎ型バッファ層７の端部にいくほど濃度が低くなる。即ち、ｎ型バッファ層７は、ｐ型ウエル層４と重なる部分において、ソース電極９側からドレイン電極１１側に向かって徐々にｎ型キャリア濃度が高くなるような濃度勾配を有することとなる。つまり、ｎ型バッファ層７を一重拡散で形成しても、多重拡散に相当する濃度分布が得られる。
【００２９】
更に、ｐ型ウエル層４と拡散領域が重ならないように、ｎ型拡散層２０を追加形成することで、ドレイン側のｎ型バッファ層７は、更に横方向に濃度勾配を付加され、何重にも多重拡散したような、濃度プロファイルを有することとなる。
【００３０】
よって、耐圧及びオン抵抗も多重拡散と同様の効果が得られ、高耐圧でありながらオン抵抗の低いＭＯＳＦＥＴが実現される。更に、ドレイン側のｎ型バッファ層７の濃度が高いことにより、オン時の耐圧もより高い値が得られる。
【００３１】
図２は本発明の別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図２図示のＭＯＳＦＥＴは、チャネルインプラに相当するｐ型拡散層２１をゲート電極１０の下方に有していない点で、図１図示のＭＯＳＦＥＴと異なる。即ち、ｐ型拡散層２１を形成するためのチャネルインプラは、ｐ型ウエル層４の濃度を調整することで、必ずしも必要でなくなる。図２図示のＭＯＳＦＥＴにおいては、ｐ型ウエル層４がチャネル部分を全部覆っている構造のため、マスクずれ等による特性のばらつきがなくなり、安定した特性が得られる。
【００３２】
図３は本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図３図示のＭＯＳＦＥＴは、ｎ型バッファ層７と拡散領域が重なるｎ型拡散層２０を有していない点で、図１図示のＭＯＳＦＥＴと異なる。即ち、図３図示のＭＯＳＦＥＴにおいては、ｐ型ウエル層４とｎ型バッファ層７との拡散領域の重なりにより、この重なっている領域において、ｎ型バッファ層７に濃度勾配が形成されるため、ｎ型拡散層２０がなくても、十分な高耐圧と低オン抵抗とが得られる。
【００３３】
図４は本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図４図示のＭＯＳＦＥＴは、ｐ型ウエル層４とｎ型バッファ層７とが、互いの拡散領域が重ならないように形成されている点で、図１図示のＭＯＳＦＥＴと異なる。ここで、ｎ型バッファ層７は図１図示の位置と同じゲート電極１０の下方の位置まで延在するように形成されるが、ｐ型ウエル層４はｎ型バッファ層７の端部の直前で終端するように、図１図示のそれよりも短く形成される。
【００３４】
ＭＯＳＦＥＴ構造では、ｎ型バッファ層７のうち、ゲート電極１０下の部分の濃度がオン抵抗に最も大きく寄与する。よって、オン抵抗の面からみれば、図４図示の如く、ｎ型バッファ層７の左端はｐ型ウエル層４にかからないほうが、より高い濃度を維持できる点で有利である。
【００３５】
一方、低印加電圧でのｎ型バッファ層７の先端部分での破壊をふせぎ、横方向の耐圧を維持するため、ｎ型バッファ層７の濃度は、ある程度以内に抑える必要がある。このため、ドレイン電極１１に近い部分ではｎ型拡散層２０によって、ｎ型バッファ層７の濃度を高くする。これにより、図４図示のＭＯＳＦＥＴによっても、十分な高耐圧と低オン抵抗とが得られる。
【００３６】
図５は本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図５図示のＭＯＳＦＥＴは、絶縁層２上の活性層がｐ− 型（高抵抗のｐ型）活性層２３からなる点で、図１図示のＭＯＳＦＥＴと異なる。しかし、この構造においても、高耐圧は維持でき、更にチャネル部分をｐ型ウエル層４で完全に覆っているため、チャネル部分の濃度に影響はなく、オン特性に影響はでない。ＩＣ回路を組む場合、他の素子、たとえばバイポーラ素子側の特性要求から、基板がｎ型であったり、ｐ型であったりする。本発明に係るＭＯＳＦＥＴ構造によれば、基板の導電型を問わずに、一定の特性を得ることが可能となる。
【００３７】
図６は本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図である。
図６図示のＭＯＳＦＥＴは、ｎ− 活性層３よりも低抵抗のｎ＋ 型埋め込み層２５が絶縁層２とｎ− 活性層３との間に配設されている点で、図１図示のＭＯＳＦＥＴと異なる。素子の使用条件によっては、基板１の電位を０Ｖ以外にすることもある。基板１に負の電位が掛かる場合、これにより形成される反転層の影響を阻止するため、ｎ− 活性層３の底部にｎ＋ 型埋め込み層２５を形成することができる。
【００３８】
ｎ＋ 型埋め込み層２５により、基板１の電位によるｎ− 活性層３への影響をシールドすることが可能となる。この場合、ｎ− 活性層３の底部に空乏層が形成されないが、ｐ型ウエル層４とｎ− 型活性層とのｐｎ接合から空乏層が形成されるため、この空乏層領域に印加電圧が掛かり、必要な耐圧が得られる。また、オン特性には影響がないため、十分な低オン抵抗と高オン耐圧とが得られる。
【００３９】
なお、上記各実施の形態では、ｎ型ＭＯＳＦＥＴを構成した場合について説明したが、各層のｎ型とｐ型とを入れ替えてｐ型ＭＯＳＦＥＴを構成しても、本発明の効果を同様に得ることができる。
【００４０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００４１】
【発明の効果】
本発明によれば、逆バイアス時の高耐圧、及びオン時の低オン抵抗、高オン耐圧を同時に実現可能な高耐圧半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図２】本発明の別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図３】本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図４】本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図５】本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図６】本発明の更に別の実施の形態に係る高耐圧半導体装置である横型のｎ型ＭＯＳＦＥＴを示す概略断面図。
【図７】従来の高耐圧半導体装置である横型のＭＯＳＦＥＴを示す概略断面図。
【符号の説明】
１…シリコン基板
２…絶縁層
３…ｎ− 型活性層
４…ｐ型ウエル層（ｐ型ベース層）
５…ｐ＋型コンタクト層
６…ｎ＋ 型ソース層
７…ｎ型バッファ層
８…ｎ＋ 型ドレイン層
９…ソース電極
１０…ゲート電極
１１…ドレイン電極
１２…ゲート絶縁膜
２０…ｎ型拡散層
２１…ｐ型拡散層
２３…ｐ− 型活性層
２５…ｎ＋ 型埋め込み層
Claims (6)
- 半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第１導電型の活性層と、
前記活性層内に選択的に形成された第１導電型のバッファ層と、
前記バッファ層内に選択的に形成された第１導電型のドレイン層と、
前記ドレイン層にコンタクトするように配設されたドレイン電極と、
前記活性層内に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記ベース層及び前記ソース層にコンタクトするように配設されたソース電極と、
前記ソース層と前記バッファ層とに挟まれた前記ベース層の領域上にゲート絶縁膜を介して配設されたゲート電極と、
を具備し、前記バッファ層及び前記ベース層は不純物拡散により形成され、前記バッファ層の端部が前記ゲート電極の下方の位置に到達し、且つ前記バッファ層及び前記ベース層は互いの拡散領域が重なり、且つ前記ドレイン層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることと、
前記バッファ層及び前記ドレイン層と重なるように、前記活性層内に選択的に形成された第１導電型の拡散層を更に具備し、前記拡散層は不純物拡散により形成され、前記拡散層と前記ベース層とは互いの拡散領域が重ならず、前記拡散層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることと、
を特徴とする高耐圧半導体装置。 - 半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第１導電型の活性層と、
前記活性層内に選択的に形成された第１導電型のバッファ層と、
前記バッファ層内に選択的に形成された第１導電型のドレイン層と、
前記ドレイン層にコンタクトするように配設されたドレイン電極と、
前記活性層内に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記ベース層及び前記ソース層にコンタクトするように配設されたソース電極と、
前記ソース層と前記バッファ層とに挟まれた前記ベース層の領域上にゲート絶縁膜を介して配設されたゲート電極と、
前記バッファ層及び前記ドレイン層と重なるように、前記活性層内に選択的に形成された第１導電型の拡散層と、
を具備し、前記バッファ層、前記ベース層及び前記拡散層は不純物拡散により形成され、前記バッファ層の端部が前記ゲート電極の下方の位置に到達し、且つ前記拡散層と前記ベース層とは互いの拡散領域が重ならず、前記拡散層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることを特徴とする高耐圧半導体装置。 - 前記バッファ層及び前記ベース層は互いの拡散領域が重なるように設定されることを特徴とする請求項２に記載の高耐圧半導体装置。
- 前記活性層よりも低抵抗で且つ前記絶縁層と前記活性層との間に配設された第１導電型の埋め込み層を更に具備することを特徴とする請求項１乃至３のいずれかに記載の高耐圧半導体装置。
- 半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第２導電型の活性層と、
前記活性層内に選択的に形成された第１導電型のバッファ層と、
前記バッファ層内に選択的に形成された第１導電型のドレイン層と、
前記ドレイン層にコンタクトするように配設されたドレイン電極と、
前記活性層内に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記ベース層及び前記ソース層にコンタクトするように配設されたソース電極と、
前記ソース層と前記バッファ層とに挟まれた前記ベース層の領域上にゲート絶縁膜を介して配設されたゲート電極と、
を具備し、前記バッファ層及び前記ベース層は不純物拡散により形成され、前記バッファ層の端部が前記ゲート電極の下方の位置に到達し、且つ前記バッファ層及び前記ベース層は互いの拡散領域が重なり、且つ前記ドレイン層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることと、
前記バッファ層及び前記ドレイン層と重なるように、前記活性層内に選択的に形成された第１導電型の拡散層を更に具備し、前記拡散層は不純物拡散により形成され、前記拡散層と前記ベース層とは互いの拡散領域が重ならず、前記拡散層と前記ベース層との間で、前記バッファ層が前記活性層に直接接触する領域を有するように設定されることと、
を特徴とする高耐圧半導体装置。 - 前記ゲート電極の真下に位置するように、前記ベース層内に形成された第２導電型の拡散層を更に具備することを特徴とする請求項１乃至５のいずれかに記載の高耐圧半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27470899A JP3602751B2 (ja) | 1999-09-28 | 1999-09-28 | 高耐圧半導体装置 |
| US09/669,737 US6380566B1 (en) | 1999-09-28 | 2000-09-26 | Semiconductor device having FET structure with high breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27470899A JP3602751B2 (ja) | 1999-09-28 | 1999-09-28 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001102586A JP2001102586A (ja) | 2001-04-13 |
| JP3602751B2 true JP3602751B2 (ja) | 2004-12-15 |
Family
ID=17545467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27470899A Expired - Fee Related JP3602751B2 (ja) | 1999-09-28 | 1999-09-28 | 高耐圧半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6380566B1 (ja) |
| JP (1) | JP3602751B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9901575L (sv) * | 1999-05-03 | 2000-11-04 | Eklund Klas Haakan | Halvledarelement |
| TW521437B (en) * | 2000-10-19 | 2003-02-21 | Sanyo Electric Co | Semiconductor device and process thereof |
| US20020117714A1 (en) * | 2001-02-28 | 2002-08-29 | Linear Technology Corporation | High voltage MOS transistor |
| TW548835B (en) | 2001-08-30 | 2003-08-21 | Sony Corp | Semiconductor device and production method thereof |
| JP3783156B2 (ja) * | 2001-10-17 | 2006-06-07 | 株式会社日立製作所 | 半導体装置 |
| CA2458992A1 (en) * | 2002-10-25 | 2004-04-25 | Shindengen Electric Manufacturing Co., Ltd. | Lateral short-channel dmos, method of manufacturing the same, and semiconductor device |
| JP4308096B2 (ja) | 2004-07-01 | 2009-08-05 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP5114824B2 (ja) * | 2004-10-15 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| US7973361B2 (en) * | 2005-03-30 | 2011-07-05 | Panasonic Corporation | High breakdown voltage semiconductor device and fabrication method of the same |
| US20060220120A1 (en) * | 2005-03-31 | 2006-10-05 | Impinj, Inc. | High voltage LDMOS device with counter doping |
| US7868378B1 (en) * | 2005-07-18 | 2011-01-11 | Volterra Semiconductor Corporation | Methods and apparatus for LDMOS transistors |
| JP2007049039A (ja) * | 2005-08-11 | 2007-02-22 | Toshiba Corp | 半導体装置 |
| JP4952042B2 (ja) * | 2006-04-27 | 2012-06-13 | 株式会社デンソー | 半導体装置 |
| ITTO20060785A1 (it) * | 2006-11-02 | 2008-05-03 | St Microelectronics Srl | Dispositivo mos resistente alla radiazione ionizzante |
| JP5479671B2 (ja) | 2007-09-10 | 2014-04-23 | ローム株式会社 | 半導体装置 |
| KR101578931B1 (ko) * | 2008-12-05 | 2015-12-21 | 주식회사 동부하이텍 | 반도체 소자 및 반도체 소자의 제조 방법 |
| US8110470B2 (en) * | 2009-08-31 | 2012-02-07 | Globalfoundries Singapore Pte. Ltd. | Asymmetrical transistor device and method of fabrication |
| JP2012004471A (ja) * | 2010-06-21 | 2012-01-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8796100B2 (en) * | 2011-08-08 | 2014-08-05 | Monolithic Power Systems, Inc. | Methods of manufacturing lateral diffused MOS devices with layout controlled body curvature and related devices |
| JP2013247188A (ja) * | 2012-05-24 | 2013-12-09 | Toshiba Corp | 半導体装置 |
| CN104037223B (zh) * | 2013-03-04 | 2017-03-29 | 上海华虹宏力半导体制造有限公司 | 射频n型ldmos器件及其制造方法 |
| JP5983658B2 (ja) * | 2014-02-26 | 2016-09-06 | トヨタ自動車株式会社 | 半導体装置 |
| US9331196B2 (en) * | 2014-10-02 | 2016-05-03 | Nuvoton Technology Corporation | Semiconductor device |
| JP6299658B2 (ja) * | 2015-04-22 | 2018-03-28 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング素子 |
| JP6704789B2 (ja) * | 2016-05-24 | 2020-06-03 | ローム株式会社 | 半導体装置 |
| CN110875156A (zh) * | 2018-08-30 | 2020-03-10 | 群光电子股份有限公司 | 薄膜开关装置及键盘装置 |
| CN110010473A (zh) * | 2019-04-18 | 2019-07-12 | 北京顿思集成电路设计有限责任公司 | 一种ldmos器件以及制作方法 |
| CN116364553A (zh) * | 2023-06-02 | 2023-06-30 | 华南理工大学 | 半导体器件的制造方法及半导体器件 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3730283B2 (ja) * | 1995-05-22 | 2005-12-21 | 株式会社東芝 | 高耐圧半導体装置の製造方法 |
| EP0571027A1 (en) * | 1992-05-21 | 1993-11-24 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising a lateral DMOST with breakdown voltage raising zones and provisions for exchanging charge with the back gate region |
| JP3217554B2 (ja) * | 1993-09-17 | 2001-10-09 | 株式会社東芝 | 高耐圧半導体装置 |
| JPH06283546A (ja) * | 1993-03-26 | 1994-10-07 | Fuji Electric Co Ltd | 半導体装置の電極引き出し方法 |
| JPH08181321A (ja) * | 1994-12-26 | 1996-07-12 | Matsushita Electric Works Ltd | Ｓｏｉ基板及びその製造方法 |
| JPH08236754A (ja) * | 1995-02-22 | 1996-09-13 | Fuji Electric Co Ltd | ｐチャネル型高耐圧ＭＯＳＦＥＴ |
| JP3114592B2 (ja) | 1995-11-15 | 2000-12-04 | 株式会社デンソー | 半導体装置およびその製造方法 |
| DE19725091B4 (de) * | 1997-06-13 | 2004-09-02 | Robert Bosch Gmbh | Laterales Transistorbauelement und Verfahren zu seiner Herstellung |
| JP3315356B2 (ja) * | 1997-10-15 | 2002-08-19 | 株式会社東芝 | 高耐圧半導体装置 |
| JP3382163B2 (ja) * | 1998-10-07 | 2003-03-04 | 株式会社東芝 | 電力用半導体装置 |
-
1999
- 1999-09-28 JP JP27470899A patent/JP3602751B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-26 US US09/669,737 patent/US6380566B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001102586A (ja) | 2001-04-13 |
| US6380566B1 (en) | 2002-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3602751B2 (ja) | 高耐圧半導体装置 | |
| US5146298A (en) | Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor | |
| KR100393201B1 (ko) | 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터 | |
| JP4087248B2 (ja) | トレンチゲート電界効果トランジスタ及びその製法 | |
| US6297534B1 (en) | Power semiconductor device | |
| US7649223B2 (en) | Semiconductor device having superjunction structure and method for manufacturing the same | |
| US7446375B2 (en) | Quasi-vertical LDMOS device having closed cell layout | |
| KR100780967B1 (ko) | 고전압용 쇼트키 다이오드 구조체 | |
| JP3581447B2 (ja) | 高耐圧半導体装置 | |
| JPH0336311B2 (ja) | ||
| JP3356586B2 (ja) | 高耐圧横型ｍｏｓｆｅｔ半導体装置 | |
| JPH0715006A (ja) | 集積化構体保護装置 | |
| US8766317B2 (en) | Semiconductor device | |
| JP2633145B2 (ja) | 半導体横方向絶縁ゲートバイポーラトランジスタ装置 | |
| JP4014659B2 (ja) | 半導体装置 | |
| US6703665B1 (en) | Transistor | |
| KR100523118B1 (ko) | 반도체소자 | |
| JP4577480B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPS5976476A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JP2830744B2 (ja) | 集積化デバイス | |
| JPH0888357A (ja) | 横型ｉｇｂｔ | |
| JP2004288873A (ja) | 半導体装置 | |
| KR100694327B1 (ko) | 반도체 디바이스 | |
| JP4142943B2 (ja) | 高耐圧半導体素子 | |
| JP3649056B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040709 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040921 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040924 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121001 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |