KR100780967B1 - 고전압용 쇼트키 다이오드 구조체 - Google Patents

고전압용 쇼트키 다이오드 구조체 Download PDF

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Abstract

기생트랜지스터의 생성을 방지하고, 전류의 구동능력을 향상시킬 수 있는 고전압용 쇼트키 다이오드를 제공한다. 그 다이오드는 기판의 상부에 위치하는 제2 도전형의 웰(well)이 포함된 기판의 표면에 배치된 제1 도전막과, 제1 도전막의 적어도 일측에 배치되고 절연막을 게재하여 웰이 포함된 기판 상에 놓인 도전성 전극을 포함한다. 또한, 제1 도전막에 대하여 도전성 전극의 바깥쪽에 배치되며, 고농도의 제2 도전형이 도핑된 캐소드 콘택영역을 포함한다.
쇼트키 다이오드, 도전성 전극, 기생트랜지스터, 전류의 구동능력

Description

고전압용 쇼트키 다이오드 구조체{Structure of schottky diode for high voltage}
도 1은 종래의 쇼트키 다이오드의 일례를 나타낸 단면도이다.
도 2a는 종래의 고전압용 쇼트키 다이오드 구조를 나타낸 단면도이고, 도 2b는 도 2a에서 형성될 수 있는 전류의 흐름을 설명하기 위한 등가회로도이다.
도 3a는 본 발명에 의한 고전압용 쇼트키 다이오드 구조체를 나타낸 단면도이고, 도 3b는 도 3a에서 형성될 수 있는 전류의 흐름을 설명하기 위한 등가회로도이다.
도 4는 도 3a에서 설명한 절연층이 필요한 이유를 설명하기 위한 부분단면도이다.
*도면의 주요부분에 대한 부호의 설명*
100; 기판 102; N웰
104; 제1 도핑영역 106; 제2 도핑영역
108; 소자분리막 114; 캐소드 콘택영역
116; 캐소드전극 118; 절연층
120; 고전압용 절연막 122; 도전성 전극
124; 제2 도전막 126; 제1 도전막
본 발명은 쇼트키(schottky) 다이오드에 관한 것으로, 더욱 상세하게는 고전압에 사용되는 쇼트키 다이오드에 관한 것이다.
쇼트키 다이오드는 금속과 반도체의 접촉면에서 발생하는 정류작용을 이용한 것으로, 다이오드의 전류가 전위장벽을 넘는 다수캐리어의 열전자 방출에 의해 결정되는 다수캐리어 소자이다. 하지만, 역전압(reverse voltage)에서 발생하는 누설전류(leakage current)를 방지하기 위한 다양한 시도가 쇼트키 다이오드에 행해지고 있다.
도 1은 종래의 쇼트키 다이오드의 일례를 나타낸 단면도이다. 도시된 바와 같이, 기판(10) 내에 활성영역을 정의하는 필드산화막(14)의 측면과 저면에는 기판(10)과 반대 타입의 불순물이 도핑된 불순물영역(12)이 존재한다. 활성영역의 표면에는 실리사이드와 같은 금속층이 덮여 기판(10)과 쇼트키 접합을 이룬다. 이때, 필드산화막(14)은 기판(10)과 유전율이 상이한 통상적인 LOCOS나 STI 구조를 가질 수 있고, 불순물영역(12)은 기판(10)과 반대 타입인 p형 불순물이 가볍게 도핑(p-)될 수 있다. 이와 같이, 필드산화막(14)과 p형 불순물이 가볍게 도핑된 영역을 병합하여 누설전류를 방지하는 구조를 MPS(Merged P-type Schottky) 구조라고 한다.
한편, 반도체 패키지가 시스템 온 칩(system on chip)이 되는 경향에 따라, 다중 전압(multi voltage)의 사용이 요구되고 있다. 도 2a는 종래의 고전압용 쇼트키 다이오드 구조를 나타낸 단면도이고, 도 2b는 도 2a에서 형성될 수 있는 전류의 흐름을 설명하기 위한 등가회로도이다.
도 2a를 참조하면, p형 기판(50) 내에 n- 웰(52)이 배치되고, n- 웰(52) 내에는 활성영역을 정의하는 필드산화막(14)이 위치한다. 필드산화막(14) 사이의 활성영역의 표면에는 애노드전극(16)이 놓이고, 필드산화막(14)의 타측에는 n+로 도핑된 캐소드 콘택영역(54) 상에 배치된 캐소드전극(56)이 위치한다. 또한, 필드산화막(14)의 애노드 방향의 측면과 저면에는 p- 불순물영역(12)이 존재한다.
도 2b를 참조하면, MPS 구조를 채택한 쇼트키 다이오드(D)는 부가적으로 기생트랜지스터(parasitic TR; Q1), 고정저항(pinched resistor; R1) 및 드리프트(drift) 저항(R2)이 형성된다. 고정저항(R1)은 불순물인 도핑된 영역(12)에 의해 전류가 흐를 수 있는 실질적인 면적의 감소로 발생하는 것이고, 드리프트 저항(R2)은 불순물영역(12) 등에 의해 n- 웰(52)을 관통하는 전류의 흐름의 방해를 나타낸 것이다. 기생트랜지스터(Q1)는 p- 불순물영역(12), n- 웰(52) 및 p형 기판(50)에 의해 형성되는 트랜지스터이다.
그런데, 종래의 도 2a의 쇼트키 다이오드는 순방향인 경우, 턴온(turn-on) 전압(약 0.3-0.5V)과 고정저항(R1)에 의한 전압강하에 의해 기생트랜지스터(Q1)를 턴온시킬 수 있다. 기생트랜지스터(Q1)가 턴온되면, 쇼트키 다이오드를 포함하는 집적회로에서 상호간섭(cross-talk) 현상을 일으킨다. 상호간섭 현상은 집적회로의 오동작을 일으키는 원인이다. 또한, 고정저항(R1)에 의해 전류의 구동능력이 떨어진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 기생트랜지스터의 생성을 방지하고, 전류의 구동능력을 향상시킬 수 있는 고전압용 쇼트키 다이오드를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 고전압용 쇼트키 다이오드의 일례는 제1 도전형의 반도체 기판과, 상기 기판의 상부에 위치하는 제2 도전형의 웰(well)을 포함한다. 또한, 상기 웰이 포함된 상기 기판의 표면에 배치된 제1 도전막과, 상기 제1 도전막의 적어도 일측에 배치되고, 절연막을 게재하여 상기 웰이 포함된 상기 기판 상에 놓인 도전성 전극을 포함한다. 나아가, 상기 제1 도전막에 대하여 상기 도전성 전극의 바깥쪽에 배치되며, 고농도의 제2 도전형이 도핑된 캐소드 콘택영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 고전압용 쇼트키 다이오드의 다른 예는 제1 도전형의 반도체 기판과, 상기 기판의 상부에 위치하는 제2 도전형의 웰(well)을 포함한다. 또한, 상기 웰이 포함된 상기 기판의 표면에 배치된 제1 도전막과, 상기 제1 도전막의 적어도 양측에 배치되고, 절연막을 게재하여 상기 웰이 포함된 상기 기판 상에 놓인 도전성 전극 및 상기 도전막에 대하여 상기 도전성 전극의 바깥쪽에 배치되며, 고농도의 제2 도전형이 도핑된 캐소드 콘택영역 을 포함한다. 나아가, 상기 도전성 전극 및 상기 캐소드 콘택영역 사이의 상기 기판에 소자분리를 위한 절연층을 포함한다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
본 발명의 실시예는 종래의 불순물이 도핑된 영역이 없는 쇼트키 다이오드 구조체를 제공할 것이다. 이에 따라, 상기 구조체는 기생트랜지스터를 없애고, 고정저항과 드리프트 저항을 줄일 수 있다. 여기서, 쇼트키 다이오드 구조체는 쇼트키 다이오드와 상기 다이오드의 특성을 향상시키기 위한 요소들을 통칭한 것이다. 본 발명의 실시예는 종래와 같은 불순물영역이 없는 새로운 구조의 고전압용 쇼트키 다이오드에 대하여 상세하게 기술할 것이다.
도 3a는 본 발명의 실시예에 의한 고전압용 쇼트키 다이오드 구조체를 나타낸 단면도이고, 도 3b는 도 3a에서 형성될 수 있는 전류의 흐름을 설명하기 위한 등가회로도이다.
도 3a 및 도 3b를 참조하면, 제1 도전형, 예컨대 p형 반도체 기판(100)의 상부에 제2 도전형, 예컨대 n형 웰(well; 102)을 형성한다. N형 웰(102)은 활성영역을 정의하는 소자분리막(108)의 하부로부터 일정한 깊이까지 형성된다. 소자분리 막(108) 사이의 활성영역에는 본원발명의 쇼트키 다이오드(D)가 위치한다. 쇼트키 다이오드(D)는 n형 웰(102)과 제1 도전막(126) 사이의 접합으로 이루어지며, 제1 도전막(126)은 금속실리사이드인 것이 바람직하다. 금속실리사이드는 통상적인 CMOS 공정으로 제조할 수 있으므로, 쇼트키 다이오드(D)를 CMOS 공정을 이용하여 제조할 수 있다.
소자분리막(108)으로부터 활성영역 쪽에 n+ 캐소드 콘택영역(114)이 접해 있다. 캐소드 콘택영역(114)은 캐소드전극(116)으로 덮여 있고, 캐소드전극(116)은 외부의 캐소드전원(130)과 전기적으로 연결된다. 또한, 소자분리막(108)으로부터 표면부위에 기판(100) 쪽에 배치된 p+ 기판 콘택영역(110)과 기판전극(112)에 의해 기판(100)은 접지된다. 이때, 캐소드전극(116)과 기판전극(112)은 앞에서 설명한 CMOS 공정의 이점을 살리기 위하여 금속실리사이드인 것이 바람직하다.
기판 콘택영역(110)과 제1 도전막(126) 사이에 일정한 간격을 두고 도 4a 및 도 4b를 참조하여 설명할 절연층(118)이 일정한 깊이로 매립된다. 이때, 절연층(118)은 전하트랩에 대하여 상대적으로 둔감한 실리콘산화막이 바람직하다. 기판 콘택영역(110)과 절연층(118) 사이의 n형 웰(102) 내에는 도핑농도가 웰(102)보다는 크고 캐소드 콘택영역(114)보다 작은 n형의 불순물이 도핑된 제1 도핑영역(104)이 위치한다. 제1 도핑영역(104)은 전류의 흐름에 대한 드리프트 저항(R2)을 줄이기 위한 것이다.
선택적으로, 제1 도핑영역(104) 사이의 n형 웰(102) 내에는 제1 도핑영 역(104)과 유사한 제2 도핑영역(106)이 더 배치될 수 있다. 제2 도핑영역(106)은 사용하고자 하는 전압 또는 쇼트키 다이오드의 제조공정에 따라 선택될 수 있으며, 일반적으로 도핑농도가 1018 원자수/㎠ 이하인 경우에 적용하는 것이 바람직하다.
제1 도전막(126)의 일측 또는 양측에는 고전압용 절연막(120)을 개재하여 웰(102)이 포함된 기판(100) 상에 도전성 전극(122)이 놓인다. 이때, 도전성 전극(122)은 폴리실리콘인 것이 바람직하며, 폴리실리콘은 CMOS 공정을 이용하여 형성할 수 있다. 도전성 전극(122) 상에는 제2 도전막(124)이 형성되며, 제2 도전막(124)는 제1 도전막(126)과 동일한 이유로 금속실리사이드막인 것이 바람직하다.
제1 도전막(126)과 제2 도전막(124)은 전위에 대하여 동일한 값을 갖는 애노드전극이다. 제1 도전막(126)과 제2 도전막(124)은 외부의 애노드전원(128)과 전기적으로 연결된다. 애노드전원(128)에는 쇼트키 다이오드(D)와 도전성전극 구조(M)이 동일한 전위를 갖도록 연결된다. 동일한 전위가 가해지면, 쇼트키 다이오드(D)의 제1 도전막(126)과 도전성전극 구조(M)의 도전성 전극(122)에 의해 n웰(102)내의 공핍영역이 확장된다. 공핍영역이 확장되면, 전류에 대한 드리프트 저항(R2)을 감소시킬 수 있다.
도전성전극 구조(M)의 도전성 전극(122), 예컨대 폴리실리콘 전극을 쇼트키 다이오드(D)의 적어도 일측에 부가함으로써 다음과 같은 효과를 얻을 수 있다. 먼저, 쇼트키 다이오드(D)와 도전성전극 구조(M)이 동전위를 이룸으로써, 제1 도전막(126)의 에지부분의 전계를 감소시켜 전계집중을 완화한다. 도전성전극 구조(M) 에 의해 전계가 감소하므로, 전계감소를 위하여 종래의 p형 불순물영역(도 2a의 12)이 형성할 필요가 없다. 이에 따라, 종래와 같은 기생트랜지스터(도 2b의 Q1)가 나타나지 않고, 고정저항(R1)도 감소하여 안정적인 쇼트키 다이오드(D)를 구현할 수 있다. 나아가, 순방향 전압을 인가한 경우, 도전성전극 구조(M)의 고전압용 절연막(120)과 n형 웰(102)의 계면에 전자와 같은 캐리어가 축적되므로 고정저항(R1)을 더욱 감소시킬 수 있다.
도 4는 도 3a에서 설명한 절연층이 필요한 이유를 설명하기 위한 부분단면도이다. 이를 위해, 도 4는 도 3a의 절연층이 없는 경우를 도시한 것이다.
도시된 바와 같이, 도전성 전극(122)은 고전압용 절연막(120) 상에 놓인 도전성전극 물질층(도시 안됨)을 패터닝하여 형성된다. 그런데, 패터닝하는 과정에서 고전압용 절연막(120)의 끝부분(d 부분)이 얇아질 수 있다. 얇아질 수 있는 부분(d)은 외부의 물리적 또는 전기적인 충격에 약하므로, 쉽게 깨어진다. 따라서, 얇아질 수 있는 부분(d)에 도 3a와 같이 절연층(118)을 형성하면 절연막(120)이 깨어지는 것을 방지할 수 있다.
한편, 고농도의 n+ 콘택영역(114)을 형성하기 위하여 고전압용 절연막(120)의 일부를 제거하여야 하는 데, 절연층(118)을 사용하면 n+ 콘택영역(114)이 이미 정의되어 있으므로, 고전압용 절연막(120)을 제거하기 위하여 정확한 정렬을 요구하지 않는다. 또한, 절연층(118)은 스페이서(132)를 형성하거나 도전성 전극(122) 및 도전막(124, 126)을 식각하는 데 필요한 공정마진을 충분하게 확보할 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 고전압용 쇼트키 다이오드 구조체는 쇼트키 다이오드 양측의 기판 상에 도전성 전극을 배치함으로써. 기생트랜지스터의 생성을 방지하고, 전류의 구동능력을 향상시킬 수 있다. 또한, 도전성 전극과 캐소드 전극 사이에 절연층을 매립함으로써, 고전압용 절연막의 깨짐을 방지하고 이온주입을 위한 공정마진을 충분하게 확보할 수 있다.

Claims (19)

  1. 제1 도전형의 반도체 기판;
    상기 기판의 상부에 위치하는 제2 도전형의 웰(well);
    상기 웰이 포함된 상기 기판의 표면에 배치된 제1 도전막;
    상기 제1 도전막의 적어도 일측에 배치되고, 절연막을 게재하여 상기 웰이 포함된 상기 기판 상에 놓인 도전성 전극; 및
    상기 제1 도전막에 대하여 상기 도전성 전극의 바깥쪽에 배치되며, 고농도의 제2 도전형이 도핑된 캐소드 콘택영역을 포함하는 고전압용 쇼트키 다이오드 구조체.
  2. 제1항에 있어서, 상기 제1 도전막은 금속실리사이드인 고전압용 쇼트키 다이오드 구조체.
  3. 제1항에 있어서, 상기 도전성 전극 상에 제2 도전막이 더 위치하고, 상기 제1 및 제2 도전막은 전위에 대하여 동일한 값을 갖는 애노드 전극인 고전압용 쇼트키 다이오드 구조체.
  4. 제3항에 있어서, 상기 제1 및 제2 도전막은 금속실리사이드인 고전압용 쇼트키 다이오드 구조체.
  5. 제1항에 있어서, 상기 도전성 전극은 폴리실리콘으로 이루어진 고전압용 쇼트키 다이오드 구조체.
  6. 제1항에 있어서, 상기 캐소드 콘택영역 상에는 캐소드용 전극인 캐소드 전극이 위치하는 고전압용 쇼트키 다이오드 구조체.
  7. 제1항에 있어서, 상기 캐소드 콘택영역의 하부의 상기 웰 내에 도핑농도가 상기 웰보다 크고 상기 캐소드 콘택영역보다 작도록 제2 도전형으로 도핑된 제1 도핑영역이 위치하는 고전압용 쇼트키 다이오드 구조체.
  8. 제1항에 있어서, 제1 도전막 및 상기 도전성 전극의 하부의 상기 웰 내에 도핑농도가 웰보다 크고 상기 캐소드 콘택영역보다 작도록 제2 도전형으로 도핑된 제2 도핑영역이 위치하는 고전압용 쇼트키 다이오드 구조체.
  9. 제7항 또는 제8항에 있어서, 상기 도핑농도는 1018 원자수/㎠보다 작은 것을 특징으로 하는 고전압용 쇼트키 다이오드 구조체.
  10. 제1항에 있어서, 상기 도전성 전극 및 상기 캐소드 콘택영역 사이의 절연 층을 더 포함하는 고전압용 쇼트키 다이오드 구조체.
  11. 제10항에 있어서, 절연층은 실리콘산화막으로 이루어진 고전압용 쇼트키 다이오드 구조체.
  12. 제1항에 있어서, 상기 캐소드 콘택영역에 대하여 상기 웰과 상기 기판을 소자분리하는 소자분리막을 더 포함하는 고전압용 쇼트키 다이오드 구조체.
  13. 제12항에 있어서, 상기 캐소드 콘택영역에 대하여 상기 소자분리막의 바깥쪽에는 상기 기판을 접지하기 위하여 고농도의 제1 도전형의 도핑된 기판 콘택영역을 더 포함하는 고전압용 쇼트키 다이오드 구조체.
  14. 제1 도전형의 반도체 기판;
    상기 기판의 상부에 위치하는 제2 도전형의 웰(well);
    상기 웰이 포함된 상기 기판의 표면에 배치된 제1 도전막;
    상기 제1 도전막의 적어도 양측에 배치되고, 절연막을 게재하여 상기 웰이 포함된 상기 기판 상에 놓인 도전성 전극;
    상기 도전막에 대하여 상기 도전성 전극의 바깥쪽에 배치되며, 고농도의 제2 도전형이 도핑된 캐소드 콘택영역; 및
    상기 도전성 전극 및 상기 캐소드 콘택영역 사이의 상기 기판에 소자분리 를 위한 절연층을 포함하는 고전압용 쇼트키 다이오드 구조체.
  15. 제14항에 있어서, 상기 도전성 전극 상에 제2 도전막이 더 위치하고, 상기 제1 및 제2 도전막은 전위에 대하여 동일한 값을 갖는 애노드용 전극인 고전압용 쇼트키 다이오드 구조체.
  16. 제15항에 있어서, 상기 제1 및 제2 도전막은 금속실리사이드인 고전압용 쇼트키 다이오드 구조체.
  17. 제14항에 있어서, 상기 도전성 전극은 폴리실리콘으로 이루어진 고전압용 쇼트키 다이오드 구조체.
  18. 제14항에 있어서, 상기 캐소드 콘택영역의 하부의 상기 웰 내에 도핑농도가 상기 웰보다 크고 상기 캐소드 콘택영역보다 작도록 제2 도전형으로 도핑된 제1 도핑영역이 위치하는 고전압용 쇼트키 다이오드 구조체.
  19. 제14항에 있어서, 제1 도전막 및 상기 도전성 전극의 하부의 상기 웰 내에 도핑농도가 상의 웰보다 크고 상기 캐소드 콘택영역보다 작도록 제2 도전형으로 도핑된 제2 도핑영역이 위치하는 고전압용 쇼트키 다이오드 구조체.
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