CN103094359B - 高压肖特基二极管及其制作方法 - Google Patents

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Abstract

本发明实施例公开了一种高压肖特基二极管及其制作方法，该二极管包括：P型衬底及其表面内的两个N型埋层，第一N型埋层位于阴极引出区的下方，第二N型埋层位于阴极区的下方；外延层；位于外延层表面内的两个N型阱区，第一N型阱区为该肖特基二极管的横向漂移区，且其表面内具有一阴极引出区，第二N型阱区位于第二N型埋层表面上，为该肖特基二极管的阴极区；位于第二N型埋层表面上，且包围所述阴极区的第一P型阱区；位于横向漂移区表面上的场氧隔离区；位于阴极区表面上的阳极，位于阴极引出区表面上的阴极。该肖特基二极管能够承受高压，可用作自举二极管，其制作过程与CMOS工艺兼容，从而可将该肖特基二极管集成在高压集成电路中。

Description

高压肖特基二极管及其制作方法
技术领域
本发明涉及半导体制造技术领域，更具体地说，涉及一种高压肖特基二极管及其制作方法。
背景技术
在高压集成电路(简称HVIC)中，经常会用到自举二极管，以一半桥驱动电路为例，参见图1，为一半桥驱动电路，其工作过程为：当浮动电源端VS为低电平时，VCC通过自举二极管1对自举电容2充电，同时给高压侧的电源VB供电，当VS端加高压时，通过自举电容2的作用，VS端的电压超过VCC端的电压，自举二极管1进入反向截止状态，此时，通过自举电容2对高压侧的电路供电。该过程中，自举二极管需要承受高压，并要求该自举二极管具有漏电小和快恢复的特性，普通肖特基二极管具有开关快速的特性，即能够实现快速恢复，但是却不能承受高压，从而不适合作为自举二极管使用。
现有技术中的高压集成电路中，为实现上述自举二极管的功能，一般采用外置的分立器件，或将二极管芯片和高压集成电路芯片封装在一起，但其本质相同，即采用外置一耐高压快恢复的二极管的方式来实现电压自举，以给高压侧电路供电，如图1所示，从而增加了外围电路设计的复杂性，并增加了电路的调试难度，提高了电路系统的生产成本。
发明内容
本发明实施例提供了一种高压肖特基二极管及其制作方法，该肖特基二极管能够承受高压，可用作自举二极管，其制作过程与CMOS工艺兼容，从而可将该肖特基二极管集成在高压集成电路中。
为实现上述目的，本发明实施例提供了如下技术方案：
一种高压肖特基二极管，包括：
基底，所述基底包括一P型衬底以及位于所述P型衬底表面内的两个N型埋层，其中，第一N型埋层位于该肖特基二极管的阴极引出区的下方，第二N型埋层位于该肖特基二极管阴极区的下方；
位于所述P型衬底表面上的外延层；
位于所述外延层表面内的两个N型阱区，其中第一N型阱区表面内具有一阴极引出区，该第一N型阱区为该肖特基二极管的横向漂移区，可承受高压，第二N型阱区位于所述第二N型埋层表面上，该第二N型阱区为该肖特基二极管的阴极区；
位于所述第二N型埋层表面上，且包围所述阴极区的第一P型阱区，以保护该肖特基二极管的边缘，减少漏电，提高耐压；
位于所述横向漂移区表面上的场氧隔离区，以隔离该肖特基二极管的阳极和阴极；
位于所述阴极区表面上的金属层，作为该肖特基二极管的阳极，位于所述阴极引出区表面上的金属层，以引出该肖特基二极管的阴极。
优选的，还包括：
位于靠近漂移区一侧的部分第一P型阱区和漂移区表面上的栅区，所述栅区未覆盖所述阴极区表面；
位于所述场氧隔离区和所述栅区表面上的介质层，所述介质层未覆盖该肖特基二极管的阳极和阴极。
优选的，在高压集成电路中，该肖特基二极管的阳极与该高压集成电路低压部分的电源端相连，且其阴极与该高压集成电路高盆部分的电源端相连。
优选的，在高压集成电路中，与该肖特基二极管相连，且用于引出高压集成电路衬底电位的电路结构包括：
位于所述P型衬底表面内的P型埋层；
位于所述外延层表面内，且位于P型埋层表面上的第二P型阱区，所述第二P型阱区与所述第一P型阱区在同一注入过程中形成；
包围所述第二P型阱区的第三N型阱区，所述第三N型阱区紧邻所述第一P型阱区，所述第三N型阱区与该肖特基二极管的两个N型阱区在同一注入过程中形成；
位于所述第二P型阱区表面内的衬底电位引出区，位于该衬底电位引出区表面上的金属层，以引出衬底电位；
位于所述第三N型阱区表面上的场氧隔离区，该场氧隔离区未覆盖所述衬底电位引出区。
优选的，所述衬底电位引出区为P型重掺杂区，所述阴极引出区为N型重掺杂区。
优选的，所述第一N型埋层和第二N型埋层为N型轻掺杂区。
优选的，所述横向漂移区、阴极区和所述第三N型阱区为N型轻掺杂区。
优选的，所述作为该肖特基二极管阳极的金属层材料为金、银、铝、铂或钼。
本发明实施例还公开了一种高压肖特基二极管制作方法，包括：
提供基底，所述基底包括一P型衬底以及位于所述P型衬底表面内的两个N型埋层；
在所述P型衬底表面上形成外延层；
在所述外延层表面上形成注入阻挡层，在所述注入阻挡层表面上形成刻蚀阻挡层，在所述刻蚀阻挡层上形成两个N型阱区图形；
以具有所述N型阱区图形的刻蚀阻挡层为掩膜，在所述外延层表面内形成两个N型阱区，所述两个N型阱区在同一注入过程中形成，其中，第一N型阱区为该肖特基二极管的横向漂移区，可承受高压，第二N型阱区位于第二N型埋层表面上，该第二N型阱区为该肖特基二极管的阴极区；
在具有所述刻蚀阻挡层和两个N型阱区的外延层表面上形成场氧化层；
去除未被所述场氧化层覆盖的刻蚀阻挡层材料，以所述场氧化层为掩膜，在所述第二N型埋层表面上形成包围所述阴极区的第一P型阱区，以保护该肖特基二极管的边缘，减少漏电，提高耐压；
在所述第一N型阱区表面内形成一阴极引出区，该阴极引出区位于第一N型埋层的上方；
在所述阴极区表面上形成金属层，作为该肖特基二极管的阳极，在所述阴极引出区表面上形成金属层，以引出该肖特基二极管的阴极。
优选的，该肖特基二极管应用于高压集成电路中，连接衬底电位时，与其相连的电路结构制作过程为：
形成所述两个N型埋层后，形成所述外延层之前，在所述P型衬底表面内形成一P型埋层；
在形成所述两个N型阱区的同一光刻过程中，同时形成第三N型阱区；
在形成所述第一P型阱区的同一注入过程中，同时在所述P型埋层表面上形成第二P型阱区，所述第三N型阱区包围所述第二P型阱区；
在所述第二P型阱区表面内形成衬底电位引出区；
在形成所述肖特基二极管阴极金属层同一过程中，同时在所述衬底电位引出区表面上形成金属层，以引出衬底电位。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例提供的高压肖特基二极管及其制作方法，通过在该肖特基二极管的阴极引出区的下方形成第一N型埋层，从而使该肖特基二极管的阴极和衬底间能够承受高压，位于阴极区下方的第二N型埋层可将该二极管的正极与衬底隔离开，位于外延层表面内的第一N型阱区为轻掺杂的长漂移区，可承受横向高压，并且，由于该肖特基二极管的阴极区被第一P型阱区包围，即阴极区与其周边的第一P型阱区形成PN结，可减少阴极区的漏电情况，提高阴极区的耐压。
该肖特基二极管的上述结构使其能够承受高压，并且在阴极区周边增加了防止漏电的PN结结构，以及肖特基二极管本身具有快速恢复的特性，使该肖特基二极管可用作自举二极管，而且，该肖特基二极管的制作工艺能够与常规的CMOS工艺兼容，从而可将该肖特基二极管集成在高压集成电路中，进而大大降低了电路的调试难度，降低了集成电路系统的生产成本。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有技术中的半桥驱动电路的电路图；
图2为本发明实施例公开的高压肖特基二极管的剖面图；
图3-图8为本发明实施例公开的高压肖特基二极管的制作方法的剖面图；
图9为集成本发明实施例中的高压肖特基二极管后的半桥驱动电路的电路图。
具体实施方式
正如背景技术所述，现有技术的自举二极管只能制作在外围电路中，从而增加了外围电路的设计复杂度和调试成本。而传统的肖特基二极管虽然具有能够实现快速恢复，但是却不能承受高压，从而不能作为自举二极管使用。
基于以上原因，发明人考虑，若是设计一能够承受高压的肖特基二极管，并且使其制作工艺与CMOS器件的制作工艺集成，则可将该高压肖特基二极管制作在高压集成电路中，取代现有技术中外置的自举二极管，即可简化外围电路的设计，降低高压集成电路的生产成本。
以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明实施例公开了一种高压肖特基二极管，其剖面图如图2中标号100部分所示，该肖特基二极管包括包括：
基底，所述基底包括一P型衬底11以及位于所述P型衬底11表面内的两个N型埋层101和102，其中，第一N型埋层101位于该肖特基二极管的阴极引出区109的下方，第二N型埋层102位于该肖特基二极管阴极区的下方；
需要说明的是，本实施例中的基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体基底还可以包括其它的材料，例如外延层或埋氧层的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。
位于所述P型衬11表面上的外延层12；
位于所述外延层12表面内的两个N型阱区105a和105b，其中第一N型阱区105a表面内具有一阴极引出区109，该第一N型阱区105a为该肖特基二极管的横向漂移区，可承受高压，第二N型阱区105b位于所述第二N型埋层102表面上，该第二N型阱区105b为该肖特基二极管的阴极区；
本领域技术人员可以理解，若要承受高压，一般需采用较厚的轻掺杂外延和长的漂移区，本实施例中为了提高该肖特基二极管的耐压能力，所述第一N型阱区105a(即横向漂移区)和第二N型阱区105b(阴极区)均为N型轻掺杂，为了减小金属层与阴极引出区109间形成良好的欧姆接触，降低二者间的接触电阻，本实施例中的阴极引出区10为N型重掺杂区。
并且，本实施例中为了提高N型埋层的耐压能力，所述第一N型埋层和第二N型埋层亦为N型轻掺杂区。
位于所述第二N型埋层105b表面上，且包围所述阴极区的第一P型阱区，以保护该肖特基二极管的边缘，减少漏电，提高耐压；
由于图2中为剖面图，在剖面图中第一P型阱区被分为包围第二N型埋层105b的两个部分，如图中标号106a和106b所示。由于在第一P型阱区和第二N型埋层105b接触的边缘形成了PN结，由于PN结本身具有一势垒电压，而肖特基二极管的导电粒子为电子，因此正常工作情况下，第一P型阱区和第二N型埋层形成的PN结正好可以阻止第二N型阱区中的电子向边缘扩散，从而可以防止漏电，以减少阴极区的漏电情况，使该肖特基二极管具有漏电小的特性。
位于所述横向漂移区表面上的场氧隔离区107，以隔离该肖特基二极管的阳极和阴极；
本领域技术人员可以理解，场氧隔离区107的主要作用就是隔离器件，避免电路在正常工作情况下，出现不必要的短路或导电情况，因此在集成电路中，凡是需要对器件进行电性隔离时，在有源区上方一般会采用场氧隔离，本实施例中该肖特基二极管的其它部位可能也会存在场氧隔离区，其分布方式可能与正常的肖特基二极管类似，或者根据该肖特基二极管的结构的变化发生相应的变化，本实施例中对此不做过多限定。
位于所述阴极区(即第二N型阱区105b)表面上的金属层，作为该肖特基二极管的阳极115，位于所述阴极引出区表面上的金属层，以引出该肖特基二极管的阴极116。
阳极金属可与阴极引出区表面上的金属层在同一金属淀积或溅射过程中形成，可作为阳极金属的金属层材料可以为金、银、铝、铂或钼，具体材料的选择可根据实际情况而定。
另外，该肖特基二极管还包括：
位于靠近漂移区一侧的部分第一P型阱区106a和漂移区表面上的栅区108，所述栅区108未覆盖所述阴极区表面；
位于所述场氧隔离区107和所述栅区108表面上的介质层112，所述介质层112未覆盖该肖特基二极管的阳极115和阴极116。
所述栅区108材料可以为栅多晶硅或金属，本实施例中为了便于将该肖特基二极管与CMOS工艺集成，栅区108材料优选为栅多晶硅。另外，在形成栅区之前还需形成栅介质层，即该肖特基二极管的栅区108的下方还具有栅介质层(图中未示出)，栅介质层材料可为SrTiO3、HfO2、ZrO2、氧化硅中的一种或任意组合，本实施例中优选为栅氧化层(以下简称栅氧)。
所述介质层112可为金属前介质层PMD、金属间介质层IMD、层间介质层ILD，三者中的任意一个或任意组合，本实施例对此不做过多限制，只要保证介质层112上具有与有源区连接的通孔，暴露出该肖特基二极管的阳极和阴极即可，本实施例中介质层112上具有连通阴极引出区109的接触孔，连通阴极区，并形成该肖特基二极管阳极的阳极窗口114。
需要强调的是，该肖特基二极管集成在高压集成电路中时，该肖特基二极管的阳极与该高压集成电路低压部分的电源端相连，且其阴极与该高压集成电路高盆部分的电源端相连，如图9所示，该高压集成电路低压部分的电源端即为图9中的VCC端，该高压集成电路高盆部分的电源端即为图9中的VB端。具体的，该肖特基二极管的阴极与高盆部分的电源端相连的方式为，阴极区(即第二N型阱区105b)通过第二N型埋层102与第一N型阱区105a相连，之后再通过阴极引出区109与阴极116相连，在金属连接阶段，阴极116与高压集成电路高盆部分的电源端相连。所谓高盆部分，是指高压集成电路中的高压部分，且该部分的电压为浮动电压。
如图2所示，当该肖特基二极管集成在高压集成电路中时，需采用一电路结构引出地电位，即衬底电位，该电路结构可与该肖特基二极管集成在一起，具体的，用于引出衬底电位的电路结构包括：
位于所述P型衬底11表面内的P型埋层103，该P型埋层103位于衬底电位引出区的下方，以使芯片的地电位与P型衬底11连接，所述地电位即为芯片的最低电位，衬底电位即为地电位，该P型埋层103可与两个N型埋层先后进行制作；
位于所述外延层12表面内，且位于P型埋层103表面上的第二P型阱区106c，所述第二P型阱区106c与所述第一P型阱区106a和106b在同一注入过程中形成；
包围所述第二P型阱区106c的第三N型阱区105c，所述第三N型阱区105c紧邻所述第一P型阱区106a和106b，所述第三N型阱区105c与该肖特基二极管的两个N型阱区105a和105b在同一注入过程中形成，因此，第三N型阱区105c也为N型轻掺杂区。在剖面图中，第三N型阱区105c被分为两部分，分别位于第二P型阱区106c的两侧；
位于所述第二P型阱区106c表面内的衬底电位引出区110，位于该衬底电位引出区表面上的金属层117，以引出衬底电位，该金属层117与阴极116以及阳极115在同一金属层淀积或溅射过程中形成，为了减少接触电阻，该衬底电位引出区110为P型重掺杂区；
位于所述第三N型阱区105c表面上的场氧隔离区107，以隔离器件及器件的各导电区域，该场氧隔离区107未覆盖所述衬底电位引出区110。
与肖特基二极管类似，与其相连的电路结构中也应具有介质层112，介质层中具有连通衬底电位引出区110的接触孔，连通衬底电位引出区110的接触孔和连通阴极引出区109的接触孔是在同一光刻刻蚀过程中形成的。
综上所述，在集成电路生产过程中，同一类型的区域可在同一光刻过程中形成，如掺杂状态相同的埋层，即第一N型埋层101和第二N型埋层102掺杂状态相同的阱区，即第一N型阱区105a和第二N型阱区105b是在同一光刻过程中形成，以及不同区域的场氧化层、介质层、通孔等亦同。
本实施例在该肖特基二极管的阴极引出区的下方形成第一N型埋层，从而使该肖特基二极管的阴极和衬底间能够承受高压，位于阴极区下方的第二N型埋层可将该二极管的正极与衬底隔离开，位于外延层表面内的第一N型阱区为轻掺杂的长漂移区，可承受横向高压，并且，由于该肖特基二极管的阴极区被第一P型阱区包围，即阴极区与其周边的第一P型阱区形成PN结，可减少阴极区的漏电情况，提高阴极区的耐压。
该肖特基二极管的上述结构使其能够承受高压，并且在阴极区周边增加了防止漏电的PN结结构，以及肖特基二极管本身具有快速恢复的特性，使该肖特基二极管可用作自举二极管，而且，该肖特基二极管的制作工艺能够与常规的CMOS工艺兼容，从而可将该肖特基二极管集成在高压集成电路中，进而大大降低了电路的调试难度，降低了集成电路系统的生产成本。
与上述结构实施例相对应，本发明另一实施例公开了上述肖特基二极管的制作方法，该方法的剖面图如图3-图8所示，以下方法将该肖特基二极管的制作过程与其周边电路的制作过程结合在一起进行综合描述，该方法包括以下步骤：
步骤1：如图3所示，提供基底，所述基底包括一P型衬底11以及位于所述P型衬底11表面内的两个N型埋层101和102；
具体的，可先在P型衬底11上旋涂光刻胶层，为了保证曝光精度，还可在光刻胶层和P型衬底11之间形成抗反射层(图中未示出)，以减少不必要的反射；之后采用具有两个N型埋层图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成两个N型埋层图案，之后以具有两个N型埋层图案的光刻胶层为掩膜，采用离子注入的方式注入磷或其它五价元素，形成两个N型埋层，之后，采用退火工艺，如快速热退火工艺，激活两个N型埋层中注入的杂质离子，在P型衬底11中形成期望的结深(即推进过程)，形成两个N型埋层101和102。
其中，第一N型埋层101位于该肖特基二极管阴极的下方，使该肖特基二极管的阴极和P型衬底间能够承受高压，第二N型埋层102位于阳极的下方，使阳极和衬底隔离开。
步骤2：参见图3，形成所述两个N型埋层后，同样采用光刻工艺和离子注入工艺形成一P型埋层103，以使地电位与P型衬底11连接。离子注入之后也可以进行退火工艺，以推进结深，与形成N型埋层不同的是，形成P型埋层注入的硼或其它三价元素。
步骤3：如图3所示，在所述P型衬底11表面上形成外延层12，具体可采用CVD工艺或热氧化工艺在P型衬底11表面上一次性生长N型外延层12，外延层的厚度可按照器件的具体应用要求确定；
步骤4：如图4所示，在所述外延层12表面上形成注入阻挡层13，在所述注入阻挡层13表面上形成刻蚀阻挡层14，在所述刻蚀阻挡层14上形成两个N型阱区图形，即第一N型阱区图形15和第二N型阱区图形16，在同一光刻过程中，同时形成第三N型阱区图形17；
所述注入阻挡层13一般为较薄的氧化层，所述刻蚀阻挡层14为氮化硅层，具体的，该步骤可先在外延层12表面上生长薄氧化层，之后采用化学气相淀积等方式在薄氧化层表面上形成氮化硅层。
形成刻蚀阻挡层后，可在刻蚀阻挡层表面上旋涂光刻胶，形成光刻胶层，之后采用具有三个N型阱区图形的掩膜板，对该光刻胶层进行曝光，在该光刻胶层表面上形成三个N型阱区图案，之后以具有三个N型阱区图案的光刻胶层为掩膜，采用干法刻蚀或湿法腐蚀工艺去除未被光刻胶层覆盖的刻蚀阻挡层材料，在所述刻蚀阻挡层上形成三个N型阱区图形。
步骤5：如图5所示，以具有所述N型阱区图形的刻蚀阻挡层为掩膜，在所述外延层表面内形成三个N型阱区，所述三个N型阱区是在同一注入过程中形成的，其中，第一N型阱区105a为该肖特基二极管的横向漂移区，可承受高压，第二N型阱区105b位于第二N型埋层102表面上，该第二N型阱区105b为该肖特基二极管的阴极区；
如果只制作该肖特基二极管，则只需形成第一和第二N型阱区即可。注入的杂质离子为P或其它五价元素，离子注入之后还可采用退火工艺，以激活注入的离子，得到期望的结深。
步骤6：如图6所示，在具有所述刻蚀阻挡层14和N型阱区的外延层表面上形成场氧化层，在具有刻蚀阻挡层14(即氮化硅层)的区域无法生长场氧化层，即仅在三个N型阱区表面上形成了场氧，所谓场氧就是较厚的氧化层；
步骤7：参见图6，去除未被所述场氧化层覆盖的刻蚀阻挡层材料，以所述场氧化层为掩膜，可采用自对准的离子注入工艺，在所述第二N型埋层表面上形成包围所述阴极区的第一P型阱区106a和106b，以保护该肖特基二极管的边缘，减少漏电，提高耐压，在同一注入过程中，同时在所述P型埋层103表面上形成第二P型阱区106c，所述第三N型阱区105c包围所述第二P型阱区106c，以防止漏电；
同理，在离子注入后还可采用退火工艺激活注入的离子，P型阱区注入的杂质离子为B或其它三价元素。
步骤8：如图7所示，在所述第一N型阱区105a表面内形成一阴极引出区，该阴极引出区位于第一N型埋层的上方，并在所述第二P型阱区表面内形成衬底电位引出区；
具体的，可先采用CMOS工艺中常见的局部氧化隔离工艺LOCOS，光刻场氧，形成有源区，在图7中体现为去除阴极引出区位置上方以及第二N型阱区105b上方的场氧材料，暴露出阴极引出区的位置和第二N型阱区105b，之后生长栅介质层，一般为栅氧化层(图中未示出)，采用化学气相淀积工艺，在所述栅介质层表面上形成栅层，一般为栅多晶硅层，之后采用光刻和刻蚀工艺去除多余的栅层材料，得到栅区108。
之后，采用光刻工艺和离子注入工艺，形成阴极引出区109，用于引出该肖特基二极管的阴极，该阴极引出区109为N型重掺杂区，之后采用光刻工艺和离子注入工艺，在第二P型阱区106c表面内注入B或其它三价离子，形成衬底电位引出区110，用于引出衬底电位，该衬底电位引出区110为P型重掺杂区，形成阴极引出区109和衬底电位引出区110的先后顺序可以根据实际情况进行调换，本实施例中不做具体限定。
步骤8：如图8所示，在所述阴极区表面上形成金属层，作为该肖特基二极管的阳极，在所述阴极引出区表面上形成金属层，以引出该肖特基二极管的阴极，在所述衬底电位引出区表面上形成金属层，以引出衬底电位。
具体的，在与CMOS工艺集成时，进行源漏的注入和退火后，采用化学气相淀积等工艺形成介质层112，采用化学机械研磨CMP工艺对介质层112进行平坦化，之后采用光刻工艺和刻蚀工艺，在阴极引出区上方的介质层112表面内形成接触孔113a，用于引出肖特基二极管的阴极，在衬底电位引出区上方的介质层112表面内形成接触孔113b，用于引出衬底电位；之后再通过光刻工艺和刻蚀工艺在阴极区上方的介质层112表面内形成该肖特基二极管的阳极窗口114。
之后采用溅射、蒸镀或HDP等工工艺形成金属层，之后进行金属层的光刻和刻蚀，去除多余的金属层材料，在阴极区表面上形成该肖特基二极管的阳极115，所述阴极引出区表面上形成该肖特基二极管的阴极116，在衬底电位引出区表面上的金属层117，以引出衬底电位。
以上所述的“外延层表面内”是指由外延层表面向下延伸的一定深度的区域，该区域属于外延层的一部分；所述“外延层层表面上”是指由外延层表面向上的区域，该区域不属于外延层本身，其它以此类推。
本发明实施例公开的高压肖特基二极管的制作方法，能够与常规的CMOS工艺兼容，从而可将该肖特基二极管集成在高压集成电路中，该肖特基二极管连接电路时的电路图如图9所示，仍以背景技术中的一半桥驱动电路为例，该肖特基二极管100作为自举二极管，接入了集成电路中，从而简化了外围电路的设计，进而大大降低了电路的调试难度，降低了集成电路系统的生产成本。
以上所述实施例，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种高压肖特基二极管，其特征在于，包括：
基底，所述基底包括一P型衬底以及位于所述P型衬底表面内的两个N型埋层，其中，第一N型埋层位于该肖特基二极管的阴极引出区的下方，第二N型埋层位于该肖特基二极管阴极区的下方，所述第一N型埋层和所述第二N型埋层为N型轻掺杂区；
位于所述P型衬底表面上的外延层；
位于所述外延层表面内的两个N型阱区，其中第一N型阱区表面内具有一阴极引出区，该第一N型阱区为该肖特基二极管的横向漂移区，可承受高压，第二N型阱区位于所述第二N型埋层表面上，该第二N型阱区为该肖特基二极管的阴极区；
位于所述第二N型埋层表面上，且包围所述阴极区的第一P型阱区，以保护该肖特基二极管的边缘，减少漏电，提高耐压；
位于所述横向漂移区表面上的场氧隔离区，以隔离该肖特基二极管的阳极和阴极；
位于所述阴极区表面上的金属层，作为该肖特基二极管的阳极，位于所述阴极引出区表面上的金属层，以引出该肖特基二极管的阴极。
2.根据权利要求1所述的肖特基二极管，其特征在于，还包括：
位于靠近漂移区一侧的部分第一P型阱区和漂移区表面上的栅区，所述栅区未覆盖所述阴极区表面；
位于所述场氧隔离区和所述栅区表面上的介质层，所述介质层未覆盖该肖特基二极管的阳极和阴极。
3.根据权利要求2所述的肖特基二极管，其特征在于，在高压集成电路中，该肖特基二极管的阳极与该高压集成电路低压部分的电源端相连，且其阴极与该高压集成电路高盆部分的电源端相连。
4.根据权利要求3所述的肖特基二极管，其特征在于，在高压集成电路中，与该肖特基二极管相连，且用于引出高压集成电路衬底电位的电路结构包括：
位于所述P型衬底表面内的P型埋层；
位于所述外延层表面内，且位于P型埋层表面上的第二P型阱区，所述第二P型阱区与所述第一P型阱区在同一注入过程中形成；
包围所述第二P型阱区的第三N型阱区，所述第三N型阱区紧邻所述第一P型阱区，所述第三N型阱区与该肖特基二极管的两个N型阱区在同一注入过程中形成；
位于所述第二P型阱区表面内的衬底电位引出区，位于该衬底电位引出区表面上的金属层，以引出衬底电位；
位于所述第三N型阱区表面上的场氧隔离区，该场氧隔离区未覆盖所述衬底电位引出区。
5.根据权利要求4所述的肖特基二极管，其特征在于，所述衬底电位引出区为P型重掺杂区，所述阴极引出区为N型重掺杂区。
6.根据权利要求4所述的肖特基二极管，其特征在于，所述横向漂移区、阴极区和所述第三N型阱区为N型轻掺杂区。
7.根据权利要求6所述的肖特基二极管，其特征在于，所述作为该肖特基二极管阳极的金属层材料为金、银、铝、铂或钼。
8.一种高压肖特基二极管制作方法，其特征在于，包括：
提供基底，所述基底包括一P型衬底以及位于所述P型衬底表面内的两个N型埋层，第一N型埋层和第二N型埋层为N型轻掺杂区；
在所述P型衬底表面上形成外延层；
在所述外延层表面上形成注入阻挡层，在所述注入阻挡层表面上形成刻蚀阻挡层，在所述刻蚀阻挡层上形成两个N型阱区图形；
以具有所述N型阱区图形的刻蚀阻挡层为掩膜，在所述外延层表面内形成两个N型阱区，所述两个N型阱区在同一注入过程中形成，其中，第一N型阱区为该肖特基二极管的横向漂移区，可承受高压，第二N型阱区位于第二N型埋层表面上，该第二N型阱区为该肖特基二极管的阴极区；
在具有所述刻蚀阻挡层和两个N型阱区的外延层表面上形成场氧化层；
去除未被所述场氧化层覆盖的刻蚀阻挡层材料，以所述场氧化层为掩膜，在所述第二N型埋层表面上形成包围所述阴极区的第一P型阱区，以保护该肖特基二极管的边缘，减少漏电，提高耐压；
在所述第一N型阱区表面内形成一阴极引出区，该阴极引出区位于第一N型埋层的上方；
在所述阴极区表面上形成金属层，作为该肖特基二极管的阳极，在所述阴极引出区表面上形成金属层，以引出该肖特基二极管的阴极。
9.根据权利要求8所述的方法，其特征在于，该肖特基二极管应用于高压集成电路中，连接衬底电位时，与其相连的电路结构制作过程为：
形成所述两个N型埋层后，形成所述外延层之前，在所述P型衬底表面内形成一P型埋层；
在形成所述两个N型阱区的同一光刻过程中，同时形成第三N型阱区；
在形成所述第一P型阱区的同一注入过程中，同时在所述P型埋层表面上形成第二P型阱区，所述第三N型阱区包围所述第二P型阱区；
在所述第二P型阱区表面内形成衬底电位引出区；
在形成所述肖特基二极管阴极金属层同一过程中，同时在所述衬底电位引出区表面上形成金属层，以引出衬底电位。
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Effective date of registration: 20171031

Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Patentee after: Wuxi Huarun Shanghua Technology Co., Ltd.

Address before: 214028 Wuxi provincial high tech Industrial Development Zone, Hanjiang Road, No. 5, Jiangsu, China

Patentee before: Wuxi CSMC Semiconductor Co., Ltd.

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