CN103035643B - 一种基于键合技术的三维集成功率半导体及其制作工艺 - Google Patents

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Abstract

本发明公开了一种基于键合技术的三维集成功率半导体，它包括衬底（1）和隔离槽（5），隔离层（2）位于衬底（1）上，埋层（3）位于隔离层（2）上，工作层（4）位于埋层（3）上，隔离槽（5）位于工作层（4）左右侧，在隔离层（2）上开有网状窗口（6），网状窗口（6）由二氧化硅 和多晶硅间隔组成，网状窗口（6）位于隔离层（2）与VDMOS对应的区域；工艺步骤包括：硅片选取、轻掺杂硅片抛光氧化及注入、退火氧化、光刻挖槽回填、网状窗口加工、键合以及常规BCD操作过程，解决了常规工艺制作的功率半导体存在芯片面积大，高压互连和芯片热设计困难以及由于反偏PN结存在漏电流会影响整个电路的功耗等问题。

Description

一种基于键合技术的三维集成功率半导体及其制作工艺
技术领域
本发明属于硅基微电子技术领域，尤其涉及一种基于键合技术的三维集成功率半导体及其制作工艺。
背景技术
功率半导体器件是能够为负载提供大功率的器件，功率集成电路是将高压功率器件和低压的控制和保护等电路集成在同一芯片上。功率半导体器件和功率集成电路作为半导体技术领域的一个重要分支，是功率电子设备的关键元件之一，是电子信息处理系统与执行单元的基本联系纽带。随着功率系统对体积小、重量轻、成本低、稳定性好等方面的要求越来越高，将高压大功率器件与驱动、控制和保护电路集成到同一芯片上的趋势也越发明显。
在单片集成的功率半导体技术中，器件之间的隔离技术是基础，高低压兼容工艺是关键，可集成的高压大功率器件是核心。目前，功率半导体集成的主要技术是BCD(Bioplar，CMOS，DMOS)工艺，BCD工艺主要可分为硅基厚外延高压BCD工艺和SOI-BCD(Silicon On Insulator-BCD)工艺。对于硅基厚外延高压BCD工艺，器件之间主要是通过反偏PN结进行隔离，在经过必须的长时间高温过程后，隔离扩散会很大，并且反偏PN结存在漏电流，会影响整个电路的功耗。对于SOI-BCD工艺，各器件和衬底硅之间通过埋氧层隔离，器件之间可通过反偏PN结或者是挖槽后回填的介质进行隔离。在这两种工艺中，集成的大功率器件主要是LDMOS，或者是LIGBT，或者是漏极从硅片表面引出的VDMOS，这些器件不光会占用较多的芯片面积，还会给高压互连以及芯片热设计等带来困难。
发明内容
本发明要解决的技术问题： 提供一种基于键合技术的三维集成功率半导体及其制作工艺，以解决通过常规工艺制作的功率半导体存在芯片面积大，高压互连和芯片热设计困难以及由于反偏PN结存在漏电流会影响整个电路的功耗等问题。
本发明技术方案：
一种基于键合技术的三维集成功率半导体，它包括衬底、隔离层、埋层、工作层和隔离槽，隔离层位于衬底上，埋层位于隔离层上，工作层位于埋层上，隔离槽位于工作层左右侧，在隔离层上开有网状窗口，网状窗口由二氧化硅和多晶硅间隔组成，网状窗口位于隔离层与VDMOS对应的区域。
隔离槽包括二氧化硅和多晶硅， 二氧化硅附着在多晶硅两侧。
所述的基于键合技术的三维集成功率半导体的制作工艺，它包括下述步骤：
步骤1、硅片选取，选取一块杂质浓度在19次方数量级以上的重掺杂硅片和一块轻掺杂硅片；
步骤2、轻掺杂硅片抛光氧化及注入，在轻掺杂硅片的抛光面进行长薄氧化后，进行大面积N+(或P+)注入；
步骤3、退火氧化，将轻掺杂硅片注入层经过退火氧化形成一定厚度的二氧化硅或二氧化硅+多晶硅；
步骤4、光刻挖槽回填，光刻掉槽区的二氧化硅后进行挖槽回填，回填介质为二氧化硅或二氧化硅+多晶硅，并使硅片表面平坦；
步骤5、网状窗口加工，在硅片上与VDMOS对应的区域将二氧化硅刻蚀出栅格或网状窗口，并在窗口内淀积多晶硅，将刻蚀的窗口完全填满，并去除硅片表面的多晶硅并使硅片表面平坦；
步骤6、键合，将轻掺杂硅片和重掺杂硅片的键合面清洗去除自然氧化层后，将二块硅片键合在一起；
步骤7、将键合后的二块硅片中的轻掺杂硅片进行研磨和抛光，将轻掺杂硅片的厚度减至器件参数要求的厚度；
步骤8、在轻掺杂硅片上进行N+或P+穿透的套刻、刻蚀、注入及退火；
步骤9、完成步骤8后，在轻掺杂硅片上进行P阱或N阱的套刻、注入及退火；
步骤10、步骤9完成后进行场氧化和有源区光刻及刻蚀；
步骤11、VDMOS的厚栅氧化层和低压MOS薄栅氧化层的生成，淀积多晶硅、多晶硅光刻、刻蚀和氧化；
步骤12、用自对准工艺制作VDMOS沟道的P-衬底区域，同时制作出NPN晶体管的基区、PNP晶体管的发射区和集电区
步骤13、制作齐纳二极管的P+区域，同时制作出VDMOS的场限环；
步骤14、对各个区域引线孔对应的位置进行重掺杂；
步骤15、淀积二氧化硅并进行增密、光刻引线孔、淀积金属层并反刻金属、硅片表面钝化；
步骤16、开出压焊点以及测试点对应的钝化窗口、减薄SOI材料中重掺杂一侧的厚度和晶圆背面金属化操作。
本发明有益效果：
本发明是在轻掺杂硅片的抛光面完成大面积N+埋层注入，以及挖槽回填工艺后，经光刻和腐蚀工艺将芯片中VDMOS对应区域的埋氧层打开（呈栅格状或网状窗口），淀积多晶硅将这些窗口填满，抛光埋氧层上的多晶硅后将轻掺杂片和重掺杂片的抛光面键合在一起，并将轻掺杂片的厚度减至一定值。夹在埋氧层中的多晶硅埋层在经过后续的高温过程后被重掺杂，从而将VDMOS的轻掺杂漂移区和重掺杂衬底连接在一起，实现了半绝缘的SOI结构，在这个半绝缘的SOI材料上，采用和常规BCD完全一样的工艺步骤，制作出的功率集成电路中所含的大功率器件为VDMOS，并且VDMOS的漏极是从芯片背面通过网状窗口引出，器件与器件之间的隔离为全介质隔离，将大功率DMOS器件的漏极从功率集成芯片的背面引出，有利于提高功率集成芯片的功率密度、提高硅材料的利用率、降低高压互连的难度、降低热设计问题的复杂度，解决了常规工艺制作的功率半导体存在芯片面积大，高压互连和芯片热设计困难以及由于反偏PN结存在漏电流会影响整个电路的功耗等问题。
附图说明：
图1为本发明的半绝缘SOI（Silicon On Insulator）结构图；
图2为本发明三维集成功率半导体结构图。
具体实施方式：
一种基于键合技术的三维集成功率半导体，它包括（见图1）衬底1、隔离层2、埋层3、工作层4和隔离槽5，隔离层2位于衬底1上，埋层3位于隔离层2上，工作层4位于埋层3上，隔离槽5位于工作层4左右侧，在隔离层2上开有网状窗口6，网状窗口6由二氧化硅和多晶硅间隔组成，网状窗口6位于隔离层2与VDMOS对应的区域，隔离槽5包括二氧化硅和多晶硅， 二氧化硅附着在多晶硅两侧，附图1中Si代表硅，二氧化硅代表二氧化硅，Poly代表多晶硅。
基于键合技术的三维集成功率半导体的制作工艺，它包括下述步骤：
步骤1、硅片选取，选取一块杂质浓度在19次方数量级以上的重掺杂硅片和一块轻掺杂硅片；
步骤2、轻掺杂硅片抛光氧化及注入，在轻掺杂硅片的抛光面生长一层较薄的挡避氧化层，避免在杂质高能注入时损伤硅片表面的晶格，在轻掺杂硅片的抛光面进行长薄氧化后，然后在整个硅片的表面注如N+或P+杂质；
步骤3、退火氧化，将轻掺杂硅片注入层经过退火氧化形成一定厚度的二氧化硅或二氧化硅+多晶硅（N+埋层）；退火氧化后形成N+埋层的同时在硅片表面得到较厚的氧化层，这一氧化层首先是作为挖槽工艺中的挡避层，最后是作为半绝缘SOI材料中的埋氧层。
步骤4、光刻挖槽回填，在硅片表面得到厚氧化层后，经光刻/刻蚀将槽区对应的氧化层去掉，然后进行挖槽回填工艺，进行挖槽回填，回填介质为二氧化硅或二氧化硅+多晶硅，抛光表面氧化层上的多晶硅，并使硅片表面平坦；
步骤5、网状窗口加工，在硅片上与VDMOS对应的区域将二氧化硅刻蚀出栅格或网状窗口，并在窗口内淀积多晶硅，将刻蚀的窗口完全填满，并去除硅片表面的多晶硅并使硅片表面平坦；进行多晶硅埋层区域的光刻/刻蚀，在硅片表面淀积多晶硅，并将氧化层上的多晶硅抛光。
步骤6、键合，分别对轻掺杂硅片和重掺杂硅片的键合面进行清洗和去自然氧化层处理后，将两种硅片键合在一起；
步骤7、将键合后的二块硅片中的轻掺杂硅片进行研磨和抛光，将轻掺杂硅片的厚度减至器件参数要求的厚度；至此，完成了半绝缘SOI材料的制作，
下述步骤与常规BCD制作工艺相同，在此进行简要说明：
步骤8、在轻掺杂硅片上进行N+或P+穿透的套刻、刻蚀、注入及退火，这个区域需要的高温过程最长；
步骤9、完成步骤8后，在轻掺杂硅片上进行P阱或N阱的套刻、注入及退火，P阱的电阻率较高，制作过程中需要长时间的高温退火过程；
步骤10、步骤9完成后进行场氧化和有源区光刻及刻蚀；
步骤11、VDMOS的厚栅氧化层和低压MOS薄栅氧化层的生成，淀积多晶硅、多晶硅光刻、刻蚀和氧化；
步骤12、在完成多晶硅氧化后，用自对准工艺制作VDMOS沟道的P-衬底区域，同时制作出NPN晶体管的基区、PNP晶体管的发射区和集电区；
步骤13、制作齐纳二极管的P+区域，同时制作出VDMOS的场限环；
步骤14、对各个区域引线孔对应的位置进行重掺杂，以保证形成良好的欧姆接触；
步骤15、采用LPCVD（低压化学汽相沉积）法淀积二氧化硅并进行增密、光刻引线孔、淀积金属层并反刻金属、硅片表面钝化；
步骤16、开出压焊点以及测试点对应的钝化窗口、减薄SOI材料中重掺杂一侧的厚度至一定值和晶圆背面金属化操作。
最终形成完整的三维集成功率半导体，见附图2，附图2中N+ substrate为重掺杂的N+衬底，N+ burier为N+埋层，  N-为轻掺杂工作层，P-为VDMOS沟道的衬底区，同时也是NPN晶体管的基区、PNP晶体管的集电区和发射区，P_well为轻掺杂P型阱区，N+为重掺杂的N型区，P+为重掺杂的P型区，N+穿透是穿通整个N-工作层的重掺杂N型区域，SiO-2代表二氧化硅，Poly代表多晶硅。S: Source的缩写，代表MOS管的“源极”；G: Gate的缩写，代表MOS管的“栅极”；D: Drain的缩写，代表MOS管的“漏极”；C: Collector的缩写，代表双极型晶体管的“集电极”；B: Base的缩写，代表双极型晶体管的“基极”；
E: Emitter的缩写，代表双极型晶体管的“发射极”；Vdd：代表“+”电位；GND：代表“地”电位。

Claims (2)

1.一种基于键合技术的三维集成功率半导体，它包括衬底（1）、隔离层（2）、埋层（3）、工作层（4）和隔离槽（5），隔离层（2）位于衬底（1）上，埋层（3）位于隔离层（2）上，工作层（4）位于埋层（3）上，隔离槽（5）位于工作层（4）左右侧，其特征在于：在隔离层（2）上开有网状窗口（6），网状窗口（6）由二氧化硅和多晶硅间隔组成，网状窗口（6）位于隔离层（2）与VDMOS对应的区域。
2.根据权利要求1所述的一种基于键合技术的三维集成功率半导体，其特征在于：隔离槽（5）包括二氧化硅和多晶硅， 二氧化硅附着在多晶硅两侧。
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