CN104253045A - Vdmos器件及其制造方法 - Google Patents
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Abstract
本发明提供一种VDMOS器件及其制造方法。本发明通过两次多晶硅刻蚀把现有VDMOS器件中两个沟道区中间的多晶硅去掉，达到降低栅漏电容的目的；又通过增加N+注入，与P+阱同时推结深，达到P+阱区和N+阱区电离杂质浓度相同，达到反偏时N+阱区完全耗尽的目的，由于增加了N+注入，所以RJ和RD都会降低，提高了VDMOS器件的开启速度。
Description
技术领域
本发明涉及半导体制造技术，尤其涉及一种VDMOS器件及其制造方法。
背景技术
目前，功率器件的应用领域非常广泛，因功率MOS晶体管的工作频率比功率双极晶体管高，而且它是电压控制器件，其驱动电流比较小，其驱动电路比功率双极晶体管简单，因而使得功率MOS晶体管，特别是VDMOS更加得到广泛的应用。金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管。由两次扩散结深差形成沟道，双扩散MOS简称DMOS。漏极（Drain）从背面引出的DMOS就是VDMOS。
随着整机向小型化发展，要求VDMOS器件的输出功率更大，但是其自身的功耗要更小，这就要求VDMOS器件的导通电阻更小。因此，如何降低VDMOS器件的导通电阻已经成为业界重点研究课题。
发明内容
本发明提供一种VDMOS器件及其制造方法，实现提高VDMOS器件的开启速度以及降低其导通电阻。
本发明提供的VDMOS器件，包括：
衬底，以及位于所述衬底正面的外延层；
位于所述外延层表面的栅极结构，所述栅极结构包括栅极氧化层和位于所述栅极氧化层表面的栅极多晶硅层，且所述栅极多晶硅层仅覆盖所述栅极氧化层两端；所述栅极多晶硅层以及所述栅极氧化层中部没有被所述栅极多晶硅层覆盖的表面上设置有中间介质层；
位于所述栅极结构两侧所述外延层内的P+阱区，以及位于所述栅极结构下方所述外延层内的N+阱区，所述N+阱区内参杂有电离杂质；
位于所述衬底背面的漏极金属层。
本发明提供的VDMOS器件的制造方法，包括：
提供一衬底，所述衬底包括正面和背面，以及位于所述衬底正面的外延层；
在所述外延层表面形成栅极氧化层，以及位于所述栅极氧化层表面的栅极多晶硅层，对所述栅极多晶硅层进行第一次光刻与刻蚀，并进行N+注入，在所述外延层内没有被所述栅极多晶硅层覆盖的位置形成N+区；
对所述栅极多晶硅层进行第二次光刻与刻蚀，暴露出相邻N+区之间被所述栅极多晶硅层覆盖的外延层，并进行P+注入，在所述外延层内相邻N+区之间形成P+区；
对所述N+区和所述P+区同时进行推结深处理，形成N+阱区和P+阱区；对所述P+阱区进行光刻与刻蚀，并进行离子注入；淀积中间介质层，形成位于所述外延层表面的栅极结构；所述栅极结构包括栅极氧化层和位于所述栅极氧化层表面的栅极多晶硅层，且所述栅极多晶硅层仅覆盖所述栅极氧化层两端；所述栅极多晶硅层以及所述栅极氧化层中部没有被所述栅极多晶硅层覆盖的表面上设置有所述中间介质层；
进行引线孔的光刻与刻蚀，并形成位于所述衬底背面的漏极金属层。
本发明提供的VDMOS器件及其制造方法，通过两次多晶硅刻蚀把现有VDMOS器件中两个沟道区中间的多晶硅去掉，达到降低栅漏电容的目的；又通过增加N+注入，与P+阱同时推结深，达到P+阱区和N+阱区电离杂质浓度相同，达到反偏时N+阱区完全耗尽的目的，由于增加了N+注入，所以RJ和RD都会降低，提高了VDMOS器件的开启速度。
附图说明
图1为现有VDMOS器件导通电阻组成示意图；
图2为本发明VDMOS器件的结构示意图；
图3为现有VDMOS器件的结构示意图；
图4至图17为本发明VDMOS器件的制造流程示意图；
具体实施方式
图1为现有VDMOS器件导通电阻组成示意图，如图1所示，传统的VDMOS器件的导通电阻除了源漏两端的金属接触电阻之外，还包括四部分的电阻：沟道电阻Rch、正对栅极靠近栅极的外延区电阻RJ、正对栅极靠近衬底的外延区电阻RD以及衬底电阻RSUB。由于Rch和RSUB已经降到很小了，而且RJ和RD在源漏导通电阻所占的比例比较大，因此本发明提供一种VDMOS器件以及其制造方法，来降低RJ和RD，以实现降低VDMOS器件的导通电阻，提高其开启速度。
图2为本发明VDMOS器件的结构示意图，图3为现有VDMOS器件的结构示意图，如图2所示，本发明所提供的VDMOS器件包括衬底2，以及位于衬底2正面的外延层3；位于外延层3表面的栅极结构，该栅极结构包括栅极氧化层4和位于栅极氧化层4表面的栅极多晶硅层5，且栅极多晶硅层5仅覆盖栅极氧化层4两端；栅极多晶硅层5以及栅极氧化层4中部没有被栅极多晶硅层5覆盖的表面上设置有中间介质层；位于栅极结构两侧外延层3内的P+阱区，以及位于栅极结构下方外延层3内的N+阱区，所述N+阱区内参杂有电离杂质；位于衬底2背面的漏极金属层1。
对比图2和图3可知，本发明所提供的VDMOS器件通过两次多晶硅刻蚀把现有VDMOS器件中两个沟道区中间的多晶硅去掉，达到降低栅漏电容的目的；又通过增加N+注入，与P+阱同时推结深，达到P+阱区和N+阱区电离杂质浓度相同，达到反偏时N+阱区完全耗尽的目的，由于增加了N+注入，所以RJ和RD都会降低。进一步地，本发明所提供的VDMOS器件中P+阱区和N+阱区在外延层3内的深度可以相同。
以下介绍本发明所提供的VDMOS器件的制造方法，包括：
步骤1、提供一衬底2，该衬底2包括正面和背面，以及位于衬底2正面的外延层3，并进行场氧化，形成场氧化层3a；
具体如图4所示，具体可以在N+硅片上生长出N型外延层3。场氧化3a层可以为12000埃的二氧化硅。
步骤2、经过有源区光刻和刻蚀，形成有源区图形；
具体如图5所示，经过对场氧化层的光刻和刻蚀，在外延层3上的端部生成环区，外延层3其余部分为有源区图形。
步骤3、在外延层3表面形成栅极氧化层4；
具体如图6所示，对外延层3表面进行栅极氧化，形成栅极氧化层4，可以800埃的二氧化硅。
步骤4、淀积栅极多晶硅同时掺杂，形成栅极多晶硅层5；
具体如图7所示，栅极多晶硅层5可以为6000埃的多晶硅。
步骤5、对栅极多晶硅层5进行第一次光刻与刻蚀，并进行N+注入，在外延层3内没有被栅极多晶硅层5覆盖的位置形成N+区6；
具体如图8所示，经过第一次的栅极多晶硅层5的光刻和刻蚀，并在被刻蚀掉的栅极多晶硅层5的位置进行N+注入，具体可以出入磷离子，能量为130千电子伏特，剂量为5.9E13每平方厘米。N+注入完成后，在外延层3内形成N+区6。
步骤6、对栅极多晶硅层5进行第二次光刻与刻蚀，暴露出相邻N+区6之间被栅极多晶硅层5覆盖的外延层3；
具体如图9所示，对栅极多晶硅层5进行第二次光刻与刻蚀，形成栅极图形，暴露出相邻N+区6之间被栅极多晶硅层5覆盖的外延层3。
步骤7、对P+区进行P+注入，在外延层3内相邻N+区6之间形成P+区7；
具体如图10所示，将各N+区6上方的栅极氧化层4，以及位于栅极氧化层4两端的栅极多晶硅层5（即栅极）涂上光刻胶8进行保护，进行P+区的光刻与注入（所述的P+区即为经过对栅极多晶硅层5二次光刻与刻蚀后所暴露出来的外延层3的区域，以及环区内对应的外延层3区域），例如注入硼离子，能量为120千电子伏特，剂量为6E13每平方厘米。在有源区图形内所形成的N+区6和P+区7彼此相接。
步骤8、对N+区6和P+区7同时进行推结深处理，形成N+阱区6a和P+阱区7a；
具体如图11所示，经过P推结深，完成N+阱区6a和P+阱区7a。优选地，N+阱区6a和P+阱区7a在外延层3内的深度相同；N+阱区6a和P+阱区7a的电离杂质浓度相同。
步骤9、对P+阱区7a进行光刻与刻蚀；
具体如图12所示，进行源区光刻和刻蚀。保留N+阱区6a上方的栅极氧化层4，刻蚀掉P+阱区7a上方、且靠近栅极的栅极氧化层4。
步骤10、对P+阱区7a进行离子注入，并淀积中间介质层9，形成位于所述外延层表面的栅极结构；
具体如图13所示，向P+阱区7a注入磷离子，能量为120千电子伏特，剂量为5E15每平方厘米。中间介质层9可以为1200埃的氮化硅和10000埃的掺硼磷二氧化硅。再中间介质层回流，使芯片表面平坦化，有利于金属填充。
至此形成了本发明的栅极结构，包括栅极氧化层4和位于栅极氧化层4表面的栅极多晶硅层5，且栅极多晶硅层5仅覆盖栅极氧化层4两端；栅极多晶硅层5以及栅极氧化层4中部没有被栅极多晶硅层5覆盖的表面上设置有中间介质层9。
步骤11、进行引线孔光刻和刻蚀，形成引线孔图形；再进行铝铜金属层10溅射，例如铝铜40000埃，具体如图14所示。
步骤12、进行金属层10的光刻与刻蚀，具体如图15所示。
步骤13、钝化层11淀积，钝化层11光刻和刻蚀；
具体如图16所示，钝化层11可以为2000埃的氮化硅。
步骤14、形成位于所述衬底背面的漏极金属层1，完成VDMOS管的制造。
具体如图17所示，进行合金工艺；（450C,30分钟），减薄v处理（260微米），背面注入例如注入磷离子，能量为50千电子伏特，剂量为3E15每平方厘米；背面合金（450C,60分钟），蒸发背面金属，参数测试。
本发明实施例提供的VDMOS器件的制造方法，通过两次多晶硅刻蚀把现有VDMOS器件中两个沟道区中间的多晶硅去掉，达到降低栅漏电容的目的；又通过增加N+注入，与P+阱同时推结深，达到P+阱区和N+阱区电离杂质浓度相同，达到反偏时N+阱区完全耗尽的目的，由于增加了N+注入，所以RJ和RD都会降低，提高了VDMOS器件的开启速度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (6)
1.一种VDMOS器件，其特征在于，包括：
衬底，以及位于所述衬底正面的外延层；
位于所述外延层表面的栅极结构，所述栅极结构包括栅极氧化层和位于所述栅极氧化层表面的栅极多晶硅层，且所述栅极多晶硅层仅覆盖所述栅极氧化层两端；所述栅极多晶硅层以及所述栅极氧化层中部没有被所述栅极多晶硅层覆盖的表面上设置有中间介质层；
位于所述栅极结构两侧所述外延层内的P+阱区，以及位于所述栅极结构下方所述外延层内的N+阱区，所述N+阱区内参杂有电离杂质；
位于所述衬底背面的漏极金属层。
2.根据权利要求1所述的VDMOS器件，其特征在于，所述P+阱区和所述N+阱区的电离杂质浓度相同。
3.根据权利要求1或2所述的VDMOS器件，其特征在于，所述P+阱区和所述N+阱区在所述外延层内的深度相同。
4.一种VDMOS器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括正面和背面，以及位于所述衬底正面的外延层；
在所述外延层表面形成栅极氧化层，以及位于所述栅极氧化层表面的栅极多晶硅层，对所述栅极多晶硅层进行第一次光刻与刻蚀，并进行N+注入，在所述外延层内没有被所述栅极多晶硅层覆盖的位置形成N+区；
对所述栅极多晶硅层进行第二次光刻与刻蚀，暴露出相邻N+区之间被所述栅极多晶硅层覆盖的外延层，并进行P+注入，在所述外延层内相邻N+区之间形成P+区；
对所述N+区和所述P+区同时进行推结深处理，形成N+阱区和P+阱区；对所述P+阱区进行光刻与刻蚀，并进行离子注入；淀积中间介质层，形成位于所述外延层表面的栅极结构；所述栅极结构包括栅极氧化层和位于所述栅极氧化层表面的栅极多晶硅层，且所述栅极多晶硅层仅覆盖所述栅极氧化层两端；所述栅极多晶硅层以及所述栅极氧化层中部没有被所述栅极多晶硅层覆盖的表面上设置有所述中间介质层；
进行引线孔的光刻与刻蚀，并形成位于所述衬底背面的漏极金属层。
5.根据权利要求4所述的方法，其特征在于，所述P+阱区和所述N+阱区的电离杂质浓度相同。
6.根据权利要求4或5所述的方法，其特征在于，所述P+阱区和所述N+阱区在所述外延层内的深度相同。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20141231 |
|
| RJ01 | Rejection of invention patent application after publication |