JP2019530213A - デプレッションモード接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 - Google Patents

デプレッションモード接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 Download PDF

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Abstract

デプレッションモード接合電界効果トランジスタと統合された構成要素およびこの構成要素を製造するための方法。この構成要素は、第１の伝導型領域（２１４）内に形成された、第２の伝導型のウェル領域と、対応するウェル領域内に形成された、第１の伝導型のＪＦＥＴソース（２１０）と、対応してＪＦＥＴソース（２１０）上に形成されたＪＦＥＴソースの金属電極（２１２）であり、ＪＦＥＴソース（２１０）と接触した金属電極（２１２）と、隣り合った２つのＪＦＥＴソース（２１０）間に形成された第１の伝導型の横断方向チャネル領域（２０８）であり、隣り合った２つのＪＦＥＴソース（２１０）と両端が接触した横断方向チャネル領域（２０８）と、ウェル領域上に形成されたＪＦＥＴ金属ゲート（２１３）とを備える。

Description

本開示は、半導体製造技法に関し、より詳細には、デプレッションモード接合電界効果トランジスタ（ｄｅｐｌｅｔｉｏｎ−ｍｏｄｅ ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）と統合されたデバイス、およびデプレッションモード接合電界効果トランジスタと統合されたデバイスを製造するための方法に関する。
現在、高電圧の接合電界効果トランジスタ（ＪＦＥＴ）を高電圧処理プラットフォーム上に統合することは、縦型電源デバイス（ｌｏｎｇｉｔｕｄｉｎａｌ ｐｏｗｅｒ ｄｅｖｉｃｅ）のオン状態性能を大幅に向上させることができかつチップ面積を著しく縮小することができるスマートパワー集積回路（ｓｍａｒｔ ｐｏｗｅｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の分野における先端的な発展および考え方であり、今日のスマートパワーデバイスを製造する傾向の主流に沿っている。
従来の構造の高電圧集積ＪＦＥＴは、より単純な技術によって実装され得る。しかし、ピンチオフ電圧の不安定さおよびピンチオフ電圧の不十分な調整が、スマートパワー集積化の分野においてその大規模な適用を制限している。
デプレッションモード接合電界効果トランジスタと統合されたデバイス、およびそのデバイスを製造するための方法が、本開示の実施形態のそれぞれに従って提供される。
デプレッションモード接合電界効果トランジスタと統合されたデバイスが提供される。このデバイスは、接合電界効果トランジスタ（ＪＦＥＴ）領域と電源デバイス領域とに分割されており、このデバイスは、第１の伝導型ドレインであり、ドレインの一部分がＪＦＥＴ領域を形成するように構成され、ドレインの残りの部分が電源デバイス領域を形成するように構成された、第１の伝導型ドレインと、デバイスの前面を向く第１の伝導型ドレインの表面に配置された第１の伝導型領域であり、第１の伝導型領域の一部分がＪＦＥＴ領域を形成するように構成され、第１の伝導型領域の残りの部分が電源デバイス領域を形成するように構成された、第１の伝導型領域とを備え、ＪＦＥＴ領域は、第１の伝導型領域内に形成された第２の伝導型ウェル領域であり、第１の伝導型が第２の伝導型とは反対である、第２の伝導型ウェル領域と、第１の伝導型を有する少なくとも２つのＪＦＥＴソースであり、第２の伝導型ウェル領域内に形成された少なくとも２つのＪＦＥＴソースと、ＪＦＥＴソース上に形成されたＪＦＥＴソースの金属電極であり、ＪＦＥＴソースと接触した金属電極と、隣り合った２つのＪＦＥＴソース間に形成された、第１の伝導型である横方向チャネル領域（ｌａｔｅｒａｌ ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）であり、横方向チャネル領域の２つの端部が隣り合った２つのＪＦＥＴソースと接触した、横方向チャネル領域と、第２の伝導型ウェル領域上に形成されたＪＦＥＴ金属ゲートとを備える。
デプレッションモード接合電界効果トランジスタと統合されたデバイスを製造するための方法が提供される。このデバイスは、接合電界効果トランジスタ（ＪＦＥＴ）領域および電源デバイス領域を含み、この方法は、その上に第１の伝導型領域が形成された、第１の伝導型の基板を用意するステップであり、第１の伝導型が第２の伝導型とは反対であるステップと、第１の伝導型領域に第２の伝導型のイオンを注入し、ドライブインにより第１の伝導型領域内に第１のウェルを形成するステップと、デバイスの表面にフィールド酸化物層およびゲート酸化物層を順番に成長させ、第１の伝導型領域の表面にポリシリコン層を形成するステップと、第１の伝導型のイオンを注入して、ＪＦＥＴ領域内に少なくとも２つのＪＦＥＴソースを形成し、電源デバイス領域内に電源デバイスソースを形成するステップと、フォトエッチングおよびエッチングを実行して、隣り合った２つのＪＦＥＴソース間の位置の上方のポリシリコンおよび他の表面介在物（ｓｕｒｆａｃｅ ｍｅｄｉｕｍ）を除去してチャネル注入窓を形成し、チャネル注入窓に第１の伝導型のイオンを注入して横方向チャネル領域を形成するステップと、コンタクトホールをフォトエッチングおよびエッチングし、金属層を堆積させ、コンタクトホールに金属層を充填して、ＪＦＥＴソースの金属電極、ＪＦＥＴ金属ゲートおよび電源デバイスソースの金属接点をそれぞれ形成するステップとを含む。
デプレッションモード接合電界効果トランジスタと統合された上述のデバイスおよびこのデバイスを製造するための方法に関しては、横方向チャネル領域の注入ドーズおよび注入エネルギーを調節することによって、異なるギヤ（ｇｅａｒ）のピンチオフ電圧を得ることができ、したがって、ＪＦＥＴのピンチオフ電圧の調整は、縦方向チャネルによって形成された従来のＪＦＥＴのピンチオフ電圧の調整と比較してより都合がよい。一方、横方向チャネルの方が濃度がより均一であるため、そのピンチオフ電圧もより安定している。
本開示の実施形態または従来技術における技術的解決法をより明らかにするために、実施形態の例示に必要とされる図面が、以下に簡単に紹介される。以下で説明される図面は、単に本開示のいくつかの実施形態であることは明らかであり、当業者は、創造的な作業を伴わずにこれらの図面から他の実施形態の図面を得ることが可能である。
本開示の一実施形態による、デプレッションモード接合電界効果トランジスタと統合されたデバイスの概略断面図である。 本開示の一実施形態による、デプレッションモード接合電界効果トランジスタと統合されたデバイスを製造するための方法を示す流れ図である。 図２に示された製造方法の製造プロセスにおけるデバイスの概略断面略図である。 図２に示された製造方法の製造プロセスにおけるデバイスの概略断面略図である。 図２に示された製造方法の製造プロセスにおけるデバイスの概略断面略図である。 図２に示された製造方法の製造プロセスにおけるデバイスの概略断面略図である。
本開示の理解を容易にするために、本開示は、添付の図面を参照しながら以下で詳述される。本開示の好ましい実施形態が、図面において与えられる。しかし、本開示は、多くの異なる形態で実施され得るものであり、かつ、本明細書において説明される実施形態に限定されるものではない。それどころか、これらの実施形態を提供する目的は、本開示をより綿密かつ包括的なものにすることである。
別段の規定がない限り、本明細書において使用される全ての技術的用語および科学的用語は、本開示の技術分野に属している当業者によって一般に理解されるのと同じ意味を有する。本開示の説明において使用される用語は、特定の実施形態を説明するためのものであって、本開示を限定するように意図されたものではない。本明細書において、「および／または」という用語は、関連する記載された品目のうちの１つ以上の品目のあらゆる組合せを含む。
ある要素が別の要素に「固定されて」いるといわれる場合、その要素は他方の要素上に直接存在していてもよく、または介在する要素が存在していてもよいことに留意すべきである。ある要素が別の要素に「接続されている」といわれる場合、その要素は他方の要素に直接接続されていてもよく、または、介在する要素が同時に存在していてもよい。本明細書において、「垂直の」、「水平の」、「上の」、「下の」、「左の」、「右の」、などの用語は、例示の目的にのみ使用される。
本明細書において使用される半導体分野の語彙は、例えばＰ型およびＮ型不純物といった、ドーピング濃度を区別するために当業者によって一般に使用される技術的語彙であり、単純に、Ｐ＋型は、濃密なドーピング濃度のＰ型を表すとされ、Ｐ型は、適度なドーピング濃度のＰ型を表すとされ、Ｐ−型は、薄いドーピング濃度のＰ型を表すとされ、Ｎ＋型は、濃密なドーピング濃度のＮ型を表すとされ、Ｎ型は、適度なドーピング濃度のＮ型を表すとされ、Ｎ−型は、薄いドーピング濃度のＮ型を表すとされる。
図１は、一実施形態による、デプレッションモード接合電界効果トランジスタと統合されたデバイスの概略断面図である。この実施形態では、Ｎ型が、第１の伝導型と定義され、Ｐ型が、第２の伝導型と定義され、電源デバイスが、垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ；Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と定義される。図１に示されているように、このデバイスは、構造に従ってＪＦＥＴ領域とＶＤＭＯＳ領域とに分割されている。デバイスの背面（すなわち、図１において下に向いている面）上に配置されたＮ＋型ドレイン２０１の一部分は、ＪＦＥＴ領域を形成するように構成されており、Ｎ型ドレイン２０１の残りの部分はＶＤＭＯＳ領域を形成するように構成されている。同様に、ドレイン２０１の前面（すなわち、図１において上に向いている面）上に配置されたＮ−型領域２１４の一部分は、ＪＦＥＴ領域を形成するように構成されており、Ｎ型領域２１４の残りの部分はＶＤＭＯＳ領域を形成するように構成される。この実施形態では、ドレイン２０１がＮ＋ドレインであり、Ｎ型領域２１４がＮ−エピタキシャル層である。他の実施形態では、Ｎ型領域２１４としてＮ型基板を直接使用することも可能である。
この実施形態では、ＪＦＥＴ領域が、横方向チャネル領域２０８、ＪＦＥＴソース２１０、ＪＦＥＴソースの金属電極２１２、ＪＦＥＴ金属ゲート２１３、およびウェル領域を含む。
Ｎ＋ＪＦＥＴソース２１０はウェル領域内に形成されており、横方向チャネル領域２０８は、隣り合った２つのＪＦＥＴソース２１０間に形成されたＮ−チャネルであり、横方向チャネル領域２０８の２つの端部はそれらの２つのＪＦＥＴソース２１０と接触している。ＪＦＥＴソースの金属電極２１２は、ＪＦＥＴソース２１０のソース接点としてＪＦＥＴソース２１０上に形成されている。ＪＦＥＴ金属ゲート２１３は、ウェル領域上に形成されている。
デプレッションモード接合電界効果トランジスタと統合された上述のデバイスに関しては、横方向チャネル領域の注入ドーズおよび注入エネルギーを調節することによって、異なるギヤのピンチオフ電圧を得ることができ、したがって、ＪＦＥＴのピンチオフ電圧の調整は、縦方向チャネルによって形成された従来のＪＦＥＴのピンチオフ電圧の調整と比較してより都合がよい。一方、横方向チャネルの方が濃度がより均一であるため、ピンチオフ電圧もより安定している。
図１に示された実施形態では、ウェル領域が、第１のウェル２０２と第２のウェル２０５とからなる複合ウェル領域構造である。この複合ウェル領域構造はＮ−エピタキシャル層内に形成されている。第１のウェル２０２はＰ−ウェルであり、第２のウェル２０５は、第１のウェル２０２内に配置された高電圧Ｐウェルである。第２のウェル２０５のイオン濃度は第１のウェル２０２のイオン濃度よりも高い。１つのセル内では、複合ウェル領域構造がそれぞれ、横方向チャネル領域２０８の両方のそれぞれの端部に形成されており、第２のウェル２０５は、伝導チャネルを形成するためのデバイスのＮ型接点として機能する。
単一のＰ−ウェルと比較して、この複合ウェル領域はより高いイオン濃度を有し、このより高いイオン濃度は、ドレインに高電圧を追加することによって引き起こされるＰＮ接合の空乏およびパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）を防ぐ。他の実施形態では、ウェル領域が、単一のＰウェルまたはＰ−ウェル構造を使用することもできることが理解可能である。
図１に示された実施形態では、横方向チャネル領域２０８が、複合ウェル領域構造の第２のウェル２０５内に延びており、複合ウェル領域構造の第２のウェル２０５内にはＪＦＥＴソース２１０が形成されている。他の実施形態では、横方向チャネル領域２０８の２つの端部が、複合ウェル領域構造の第２のウェル２０５から離れたある距離のところにあることもできること、または複合ウェル領域構造の第２のウェル２０５の外側の複合ウェル領域構造の第１のウェル２０２内にＪＦＥＴソース２１０を配置することができることが理解可能である。
図１に示された実施形態では、ＪＦＥＴ領域とＶＤＭＯＳ領域との間の境界に、第１のウェル２０２が、ＪＦＥＴ領域とＶＤＭＯＳ領域との分離物（ｉｓｏｌａｔｉｏｎ）として形成されている。Ｐ−の第１のウェル２０２は、空乏を支援するためおよび分離物を形成するために利用される。電流の流路は、このより深いＰ−ウェル分離物によって完全に遮断することができ、それによってＪＦＥＴとＶＤＭＯＳの間の漏電を防止し、下方のＮ−エピタキシャル層、すなわちＮ型領域２１４を、デバイスが逆にバイアスをかけられたときに空乏に関与するように支援することができ、かつ、電圧に耐えることができ、局所領域の降伏電圧を、降伏点を固定化するのに役立つように上昇させる。それと同時に、接合端子延長技法（ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｌ ｅｘｔｅｎｓｉｏｎ ｔｅｃｈｎｉｑｕｅ）における端子の空乏構造として役立つ第１のウェル２０２は、高電圧ＶＤＭＯＳのチップ面積を効果的に縮小することができる。さらに、接合端子延長技法の接合プロセスの存在により、Ｐ−ウェルの接合深さは、従来の技法におけるＶＤＭＯＳのＰ型基板の接合深さを大きく上回り、したがってより長い縦方向電流チャネルが生じる。従来の構造と比較して、このデバイスのピンチオフ電圧の安定度はより向上し、同時にピンチオフ電圧も著しく低減される。
図１に示された実施形態では、ＪＦＥＴ領域がさらに、Ｐ型のＪＦＥＴゲートオーム接点２１１を含む。１つのＪＦＥＴゲートオーム接点２１１が、２つのそれぞれの第２のウェル２０５内の横方向チャネル領域２０８の両側に形成されており、かつＪＦＥＴソース２１０の横方向チャネル領域２０８から離れた１つの側に配置されている。ＪＦＥＴ金属ゲート２１３は、ＪＦＥＴゲートオーム接点２１１上に、ＪＦＥＴゲートオーム接点２１１と接触して形成されている。この実施形態では、ＪＦＥＴゲートオーム接点２１１のイオン濃度が第２のウェル２０５のイオン濃度よりも高い。
図１に示された実施形態では、ＶＤＭＯＳ領域が、ゲート（このゲートはゲート酸化物層２０３およびポリシリコンゲート２０４を含む）と、第２のウェル２０５と、第２のウェル２０５内に配置されたＮ＋ＶＤＭＯＳソース２０６と、ＶＤＭＯＳソース２０６の下に配置されたＰ型の非クランプ誘導性スイッチング（ＵＩＳ；Ｕｎｃｌａｍｐｅｄ Ｉｎｄｕｃｔｉｖｅ Ｓｗｉｔｃｈｉｎｇ）領域２０７とを含む。ＵＩＳ領域２０７のイオン濃度は第２のウェル２０５のイオン濃度よりも高い。図１に示された実施形態では、ＪＦＥＴ領域内にもＵＩＳ領域２０７が形成されており、このＵＩＳ領域２０７は特にＪＦＥＴソース２１０の下に配置されている。この実施形態では、このＵＩＳ領域２０７が、ＪＦＥＴ領域の第２のウェル２０５内に配置されており、他の実施形態では、このＵＩＳ領域２０７を、ＪＦＥＴ領域の第２のウェル２０５の外側の第１のウェル２０２内に配置することができる。
図１に示された実施形態では、それぞれの第２のウェル２０５がゲートの下のそれぞれの側に形成されており、ＶＤＭＯＳソース２０６は、２つの第２のウェル２０５内に形成されており、ＶＤＭＯＳソース２０６は、２つのそれぞれの第２のウェル２０５内で２つのブロックに分割されている。このデバイスはさらに、ＶＤＭＯＳソース２０６の２つのブロック間に形成されたＰ型のオーム接点領域２０９を含む。
図２は、一実施形態による、デプレッションモード接合電界効果トランジスタと統合されたデバイスを製造するための方法を示す流れ図である。以下の説明のとおり、このデバイスはＶＤＭＯＳであり、第１の伝導型はＮ型であり、第２の伝導型はＰ型である。以下に、デプレッションモード接合電界効果トランジスタと統合されたデバイスを製造するための方法を紹介する。
ステップＳ５１０で、その上に第１の伝導型領域が形成された、第１の伝導型の基板を用意する。
この実施形態では、このＮ＋基板上にＮ型領域２１４をエピタキシャルに形成する。この基板は後に、デバイスのドレイン２０１として機能する。
ステップＳ５２０で、第２の伝導型のイオンを注入し、ドライブインにより第１の伝導型領域内に第１のウェルを形成する。
この実施形態では、Ｎ型領域２１４にＰ型イオンを注入し、ドライブインによりＮ型領域２１４内に第１のウェル２０２を形成する。図３ａは、ステップＳ５２０が完了した後のデバイスの概略断面図である。
ステップＳ５３０で、フィールド酸化物層およびゲート酸化物層を成長させ、ポリシリコン層を形成する。
デバイスの表面に厚いフィールド酸化物層３０２を成長させ、次いでゲート酸化物層３０４を成長させ、Ｎ型領域２１４の表面にポリシリコン層６０４を形成する。この実施形態では、ＪＦＥＴ領域のウェル領域が、第１のウェル２０２と第２のウェル２０５とからなる複合ウェル領域構造である。したがって、フィールド酸化物層およびポリシリコン層６０４をマスクとして機能させることによりＮ型領域２１４にＰ型イオンを注入し、ドライブインにより複数の第２のウェル２０５を形成する。ＪＦＥＴ領域の第２のウェル２０５をそれぞれ１つの第１のウェル２０２内に形成する。第２のウェル２０５のイオン濃度は第１のウェル２０２のイオン濃度よりも高い。図３ｂは、ステップＳ５３０が完了した後のデバイスの概略断面図である。
ステップＳ５４０で、第１の伝導型のイオンを注入し、ＪＦＥＴ領域内にＪＦＥＴソースを形成し、電源デバイス領域内に電源デバイスソースを形成する。
この実施形態では、フォトエッチング技術を利用し、フォトレジストをマスクとして使用してＮ型イオンを注入し、ＪＦＥＴ領域の第２のウェル２０５内にＪＦＥＴソースを形成し、電源デバイス領域の第２のウェル２０５内にＶＤＭＯＳソース２０６を形成する。ＶＤＭＯＳソース２０６は、それぞれの第２のウェル２０５内のゲートの両側に形成され、それぞれの第２のウェル２０５内のＶＤＭＯＳソース２０６を２つのブロックに分割して、後続のステップでオーム接点領域２０９を形成するための位置を中央に残す。
図３ｃを参照すると、実施形態では、ステップＳ５５０を実行する前に、この方法がさらに、第２のウェル２０５にＰ型イオンを注入して、ＶＤＭＯＳソース２０６の下の第２のウェル２０５内に非クランプ誘導性スイッチング（ＵＩＳ）領域２０７を形成するステップを含む。この実施形態では、第２のウェル２０５に注入されたＰ型イオンがチャネル領域に悪影響を与えることを防ぐために、Ｐ型イオンを注入してＵＩＳ領域２０７を形成するステップの前に、この方法がさらに、注入障壁層を形成するステップを含む。この実施形態では、注入障壁層を形成することが、１つの酸化物層を再形成することにより実行される。ＵＩＳ領域２０７を形成するためのＰ型イオンがそこを通して注入される注入窓の酸化物層はより薄いため、注入された高エネルギーのＰ型イオンはこの酸化物層を通り抜けてＵＩＳ領域２０７を形成する。他の位置の酸化物層は、フィールド酸化物層、ポリシリコン層６０４などの構造上に形成され、その結果、注入障壁層全体の厚さはより厚く、Ｐ型イオンが注入障壁層を通り抜けてＮ型領域２１４内に入ることは難しい。
ステップＳ５５０で、表面のポリシリコンおよび他の表面介在物をフォトエッチングおよびエッチングにより除去し、第１の伝導型のイオンを注入し、横方向チャネル領域を形成する。
この実施形態では、隣り合った２つのＪＦＥＴソース２１０間の位置の上方の介在物（例えばフィールド酸化物層、注入障壁層）およびポリシリコン層６０４をフォトエッチングおよびエッチングにより除去し、次いでＮ型不純物を注入し、Ｎ型領域２１４の表面の隣り合った２つのＪＦＥＴソース２１０間に横方向チャネル領域２０８を形成する。余分のポリシリコン層６０４を除去して、図１に示されているようなポリシリコンゲート２０４を形成する。図３ｄは、ステップＳ５５０が完了した後のデバイスの概略断面図である。
ステップＳ５６０で、コンタクトホールをフォトエッチングおよびエッチングし、金属層を堆積させ、コンタクトホールに金属層を充填して、ＪＦＥＴソースの金属電極およびＪＦＥＴ金属ゲートを形成する。
この実施形態では、コンタクトホールをエッチングした後に、この方法がさらに、コンタクトホールにＰ型イオンを注入し、ＪＦＥＴ領域の第２のウェル２０５内にＪＦＥＴゲートオーム接点２１１を、電源デバイス領域の第２のウェル２０５内にオーム接点領域２０９をそれぞれ形成するステップを含む。コンタクトホールに充填された金属は、ＪＦＥＴゲートオーム接点２１１と接触してＪＦＥＴ金属ゲート２１３を形成し、コンタクトホールに充填された金属は、ＪＦＥＴソース２１０と接触してＪＦＥＴソースの金属電極２１２を形成する。金属層を堆積させた後、デバイスの表面にパシベーション層を形成する。完成したデバイスの断面が図１に示されている。
上記の利点を組み合わせると、デプレッションモード接合電界効果トランジスタと統合された上述のデバイスは、従来の技法に基づいてピンチオフ電圧の安定度を向上させ、降伏点を固定化し、ＵＩＳ性能を強化し、技法に完全に対応し、かつ、ピンチオフ電圧の調節可能性を実現する。
上記の実施形態のうちの１つの実施形態では、ステップＳ５２０が、ＪＦＥＴ領域と電源デバイス領域との間の境界に、第１のウェル２０２を、ＪＦＥＴ領域と電源デバイス領域との分離物として形成することを含む。
上記の実施形態のうちの１つの実施形態では、ステップＳ５２０の第１のウェル２０２の注入濃度が１．５Ｅ１３ｃｍ−２から２．２Ｅ１３ｃｍ−２、第１のウェル２０２のウェル深さが８．５マイクロメートルから１３．５マイクロメートルである。
上記の実施形態のうちの１つの実施形態では、５Ｖから１５Ｖの範囲のピンチオフ電圧を有するデバイスに関して、ステップＳ５５０で注入されるＮ型イオンがＡｓ（ヒ素）またはＰ（リン）からなる。ヒ素イオンについては、注入エネルギーが１００ｋｅＶから１８０ｋｅＶ、注入ドーズが２ｅ１２ｃｍ−２から７ｅ１２ｃｍ−２である。リンイオンについては、注入エネルギーが６０ｋｅＶから１２０ｋｅＶ、注入ドーズが２ｅ１２ｃｍ−２から７ｅ１２ｃｍ−２である。
上述の実施形態は、本開示のいくつかの例示にすぎず、また、それらの記述は、より具体的で詳細にわたるものであるが、本開示の範囲を限定するものとして理解されるものではない。当業者は、本開示の趣旨から逸脱することなく多数の変更および変形を実施することができること、およびそれらの変更および変形も本開示の範囲に属することに留意すべきである。したがって、本開示の範囲は、添付の特許請求の範囲に従うべきである。
デプレッションモード接合電界効果トランジスタと統合された上述のデバイスおよびこのデバイスを製造するための方法に関しては、横方向チャネル領域が、隣り合った２つのＪＦＥＴソース間に形成されたＮ−チャネルであり、横方向チャネル領域の２つの端部が２つのＪＦＥＴソースと接触しており、そのため、チャネル濃度がより均一であり、レイアウトにより、より長い横方向チャネルが設計され、そのピンチオフ電圧をより安定させることができる。一方、横方向チャネルの方が濃度がより均一であるため、そのピンチオフ電圧もより安定している。
デプレッションモード接合電界効果トランジスタと統合された上述のデバイスに関しては、横方向チャネル領域が、隣り合った２つのＪＦＥＴソース間に形成されたＮ−チャネルであり、横方向チャネル領域の２つの端部が２つのＪＦＥＴソースと接触しており、そのため、チャネル濃度がより均一であり、レイアウトにより、より長い横方向チャネルが設計され、そのピンチオフ電圧をより安定させることができる。一方、横方向チャネルの方が濃度がより均一であるため、ピンチオフ電圧もより安定している。
図１に示された実施形態では、ウェル領域が、第１のウェル２０２と第２のウェル２０５とからなる複合ウェル領域構造である。この複合ウェル領域構造はＮ−エピタキシャル層内に形成されている。第１のウェル２０２はＰ−ウェルであり、第２のウェル２０５は、第１のウェル２０２内に配置された高電圧Ｐウェルである。第２のウェル２０５のイオン濃度は第１のウェル２０２のイオン濃度よりも高い。１つのセル内では、複合ウェル領域構造がそれぞれ、横方向チャネル領域２０８の両方のそれぞれの端部に形成されている。ＪＦＥＴ領域の横方向チャネル領域２０８は、第２のウェル２０５および第１のウェル２０２の空乏によってピンチオフされ、第２のウェル２０５は、デバイスがオフにされたときに逆電圧を受ける。

Claims (18)

  1. デプレッションモード接合電界効果トランジスタと統合されたデバイスであって、前記デバイスが、接合電界効果トランジスタ（ＪＦＥＴ）領域と電源デバイス領域とに分割されており、前記デバイスが、
    第１の伝導型ドレインであり、前記ドレインの一部分が前記ＪＦＥＴ領域を形成するように構成され、前記ドレインの残りの部分が前記電源デバイス領域を形成するように構成された、第１の伝導型ドレインと、
    前記デバイスの前面を向く前記第１の伝導型ドレインの表面に配置された第１の伝導型領域であり、前記第１の伝導型領域の一部分が前記ＪＦＥＴ領域を形成するように構成され、前記第１の伝導型領域の残りの部分が前記電源デバイス領域を形成するように構成された、第１の伝導型領域と
    を備え、前記ＪＦＥＴ領域が、
    前記第１の伝導型領域内に形成された第２の伝導型ウェル領域であり、前記第１の伝導型が第２の伝導型とは反対である、第２の伝導型ウェル領域と、
    第１の伝導型を有する少なくとも２つのＪＦＥＴソースであり、前記第２の伝導型ウェル領域内に形成された少なくとも２つのＪＦＥＴソースと、
    前記ＪＦＥＴソース上に形成された前記ＪＦＥＴソースの金属電極であり、前記ＪＦＥＴソースと接触した金属電極と、
    隣り合った２つのＪＦＥＴソース間に形成された、前記第１の伝導型である横方向チャネル領域であり、前記横方向チャネル領域の２つの端部が前記隣り合った２つのＪＦＥＴソースと接触した、横方向チャネル領域と、
    前記第２の伝導型ウェル領域上に形成されたＪＦＥＴ金属ゲートと
    を備えることを特徴とするデバイス。
  2. 請求項１に記載のデバイスであって、前記第２の伝導型ウェル領域が、第１のウェルと、前記第１のウェル内に配置された第２のウェルとを備え、前記第２のウェルのイオン濃度が前記第１のウェルのイオン濃度よりも高いことを特徴とするデバイス。
  3. 請求項１に記載のデバイスであって、前記ＪＦＥＴ領域が、少なくとも２つのＪＦＥＴゲートオーム接点をさらに備え、前記ＪＦＥＴゲートオーム接点がそれぞれ、前記隣り合った２つのＪＦＥＴソースが配置された第２の伝導型ウェル領域のうちのそれぞれのウェル領域内に形成されており、かつ前記ＪＦＥＴソースの前記横方向チャネル領域から離れた１つの側に配置されており、前記第２の伝導型を有しており、前記ＪＦＥＴ金属ゲートが、前記ＪＦＥＴゲートオーム接点上に、前記ＪＦＥＴゲートオーム接点と接触して形成されていることを特徴とするデバイス。
  4. 請求項２に記載のデバイスであって、前記ＪＦＥＴ領域を前記電源デバイス領域から分離するために、前記ＪＦＥＴ領域と前記電源デバイス領域との間の境界に前記第１のウェルが配置されていることを特徴とするデバイス。
  5. 請求項１に記載のデバイスであって、前記電源デバイスが、垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ）であることを特徴とするデバイス。
  6. 請求項５に記載のデバイスであって、前記電源デバイス領域が、
    ゲートと、
    第２のウェルと、
    前記第２のウェル内に配置されたＶＤＭＯＳ第１の伝導型ソースと、
    前記第２のウェル内の前記ＶＤＭＯＳ第１の伝導型ソースの下に配置された第１の非クランプ誘導性スイッチング領域であり、前記第２の伝導型を有し、かつ前記第２のウェルのイオン濃度よりも高いイオン濃度を有する第１の非クランプ誘導性スイッチング領域と
    を備えることを特徴とするデバイス。
  7. 請求項６に記載のデバイスであって、前記ＪＦＥＴソースの下の前記第２のウェル内に配置された第２の非クランプ誘導性スイッチング領域をさらに備え、前記第２の非クランプ誘導性スイッチング領域が、前記第２の伝導型を有し、かつ前記第２のウェルのイオン濃度よりも高いイオン濃度を有することを特徴とするデバイス。
  8. 請求項６に記載のデバイスであって、前記ゲートの下の両側に２つの第２のウェルがそれぞれ配置されており、前記２つの第２のウェル内に前記ＶＤＭＯＳ第１の伝導型ソースが形成されており、前記２つの第２のウェルのうちのそれぞれのウェル内で前記ＶＤＭＯＳ第１の伝導型ソースが２つのブロックに分割されていることを特徴とするデバイス。
  9. 請求項８に記載のデバイスであって、前記ＶＤＭＯＳ第１の伝導型ソースの前記２つのブロック間に第２の伝導型オーム接点領域が形成されていることを特徴とするデバイス。
  10. 請求項１に記載のデバイスであって、前記第１の伝導型がＮ型であり、前記第２の伝導型がＰ型であり、前記第１の伝導型領域がＮ型エピタキシャル層であることを特徴とするデバイス。
  11. デプレッションモード接合電界効果トランジスタと統合されたデバイスを製造するための方法であって、前記デバイスが、接合電界効果トランジスタ（ＪＦＥＴ）領域および電源デバイス領域を含み、前記方法が、
    その上に第１の伝導型領域が形成された、第１の伝導型の基板を用意するステップであり、前記第１の伝導型が第２の伝導型とは反対であるステップと、
    前記第１の伝導型領域に第２の伝導型のイオンを注入し、ドライブインにより前記第１の伝導型領域内に第１のウェルを形成するステップと、
    前記第１の伝導型領域の表面にフィールド酸化物層およびゲート酸化物層を順番に成長させ、前記第１の伝導型領域の前記表面にポリシリコン層を形成するステップと、
    前記第１の伝導型のイオンを注入して、前記ＪＦＥＴ領域内に少なくとも２つのＪＦＥＴソースを形成し、前記電源デバイス領域内に電源デバイスソースを形成するステップと、
    フォトエッチングおよびエッチングを実行して、隣り合った２つのＪＦＥＴソース間の位置の上方のポリシリコンおよび他の表面介在物を除去してチャネル注入窓を形成し、前記チャネル注入窓に前記第１の伝導型のイオンを注入して横方向チャネル領域を形成するステップと、
    コンタクトホールをフォトエッチングおよびエッチングし、金属層を堆積させ、前記コンタクトホールに前記金属層を充填して、前記ＪＦＥＴソースの金属電極、ＪＦＥＴ金属ゲートおよび前記電源デバイスソースの金属接点をそれぞれ形成するステップと
    を含むことを特徴とする方法。
  12. 請求項１１に記載の方法であって、前記第１の伝導型領域内に前記第１のウェルを形成する前記ステップが、前記ＪＦＥＴ領域と前記電源デバイス領域との間の境界に、前記第１のウェルを、前記ＪＦＥＴ領域と前記電源デバイス領域との分離物として形成することを含むことを特徴とする方法。
  13. 請求項１１に記載の方法であって、前記第１の伝導型領域の前記表面に前記ポリシリコン層を形成する前記ステップの後に、前記第１の伝導型領域に前記第２の伝導型のイオンを注入し、ドライブインにより複数の第２のウェルを形成するステップをさらに含み、前記ＪＦＥＴ領域内に配置される前記第２のウェルがそれぞれ異なる第１のウェル内に形成されることを特徴とする方法。
  14. 請求項１１に記載の方法であって、前記ＪＦＥＴ領域内に前記ＪＦＥＴソースを形成し、前記電源デバイス領域内に前記電源デバイスソースを形成する前記ステップが、前記第２のウェルに前記第１の伝導型のイオンを注入して、それぞれ前記ＪＦＥＴ領域内に前記ＪＦＥＴソースを形成し、前記電源デバイス領域内に前記電源デバイスソースを形成することであることを特徴とする方法。
  15. 請求項１３に記載の方法であって、前記ＪＦＥＴ領域内に前記ＪＦＥＴソースを形成し、前記電源デバイス領域内に前記電源デバイスソースを形成する前記ステップの後、フォトエッチングおよびエッチングを実行して、前記隣り合った２つのＪＦＥＴソース間の前記位置の上方の前記ポリシリコンおよび他の表面介在物を除去して前記チャネル注入窓を形成する前記ステップの前に、前記電源デバイス領域の前記第２のウェルに前記第２の伝導型のイオンを注入して、前記電源デバイスソースおよび前記ＪＦＥＴソースの下の前記第２のウェル内に非クランプ誘導性スイッチング領域を形成するステップをさらに含み、注入エネルギーが、前記第１の伝導型のイオンを注入する前記ステップの注入エネルギーよりも大きいことを特徴とする方法。
  16. 請求項１５に記載の方法であって、前記ＪＦＥＴ領域内に前記ＪＦＥＴソースを形成し、前記電源デバイス領域内に前記電源デバイスソースを形成する前記ステップの後、前記電源デバイス領域の前記第２のウェルに前記第２の伝導型のイオンを注入する前記ステップの前に、注入障壁層を形成するステップをさらに含むことを特徴とする方法。
  17. 請求項１１に記載の方法であって、前記第１の伝導型がＮ型であり、前記第２の伝導型がＰ型であり、前記第１の伝導型領域がＮ型エピタキシャル層であり、前記電源デバイスが、垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ）であることを特徴とする方法。
  18. 請求項１１に記載の方法であって、前記チャネル注入窓に前記第１の伝導型のイオンを注入する前記ステップで、注入される前記イオンがヒ素イオンであり、注入エネルギーが１００ｋｅＶから１８０ｋｅＶであり、注入ドーズが２ｅ１２ｃｍ−２から７ｅ１２ｃｍ−２であるか、または注入される前記イオンがリンイオンであり、前記注入エネルギーが６０ｋｅＶから１２０ｋｅＶであり、前記注入ドーズが２ｅ１２ｃｍ−２から７ｅ１２ｃｍ−２であることを特徴とする方法。
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