CN113937167B - Vdmos器件及其制造方法 - Google Patents

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Abstract

本发明提供一种VDMOS器件及其制造方法，所述器件包括结构相同的元胞单元；各元胞单元构成元胞水平结构；所述元胞水平结构，包括：若干个并列的源区，和围绕各所述源区的栅极区；各所述栅极区于延伸方向上交汇重叠形成栅极交汇区，其余的形成栅极非交汇区；于所述栅极交汇区设有分隔区；于所述元胞单元对应所述栅极非交汇区设有JFET区；于所述元胞单元对应所述分隔区设有JFET隔断区；所述JFET隔断区处不同导电类型的掺杂离子浓度差大于所述JFET区处浓度差，使栅极交汇区于斜线方向上的耗尽层易于扩展，从而耗尽层更易于接触和融合，进而提高了沿所述斜线方向上的击穿电压，提升了器件的耐压性和稳定性。

Description

VDMOS器件及其制造方法
技术领域
本发明涉及半导体器件技术领域，更具体地，涉及VDMOS器件及其制造方法。
背景技术
VDMOS(Vertical Double Diffused Metal Oxide Semiconductor，垂直沟道双扩散金氧半导体)器件为电流垂直流动的电压控制型器件；在合适的栅极电压的控制下，半导体表面反型，形成导电沟道，漏极和源极之间实现电流导通。VDMOS作为功率器件，具有开关速度快，开关损耗小；输入阻抗高，驱动功率小等优点，被广泛用于逆变器、开关电源、电子镇流器等。
于现有VDMOS期间的制造工艺中，通常采用普注的方式形成JFET区于栅极的下方，当所述VDMOS器件的元胞水平结构为多边形结构的阵列排布时，受元胞自身形状的影响，于栅格结构的交汇区形成规则的多边形；沿该多边形的斜线或对角线方向上，由于普注时掺杂物相互叠加，导致该斜线或对角线方向上的栅格交汇区中的JFET区，相较于栅极非交汇区中JFET区的宽度更大，进而导致两端PN结所形成的耗尽区不易相互接触，则导致VDMOS器件于反向承压时，于该斜线或对角线方向上存在击穿电压降低和耐压性降低的情况，更严重会导致漏电等问题。
发明内容
鉴于以上现有技术中存在的缺点，本发明的目的在于提供一种VDMOS器件及其制造方法，用于解决现有技术中，由于元胞自身形状的影响，VDMO器件于栅格结构交汇区的斜线方向上，存在击穿电压降低的问题。
为实现上述目的及其他相关目的，本发明于第一方面提供一种VDMOS器件，包括若干个相互隔离的源区，和围绕各所述源区设置的栅极区；所述源区的边界和所述栅极区的边界重合；各所述栅极区于延伸方向上的交汇重叠区域形成栅极交汇区，其余的所述栅极区形成栅极非汇区；于所述栅极交汇区设有分隔区；所述元胞单元于对应所述栅极非交汇区设有JFET区；所述元胞单元于对应所述分隔区设有JFET隔断区；所述JFET区和所述JFET隔断区具有相同的导电类型，且所述JFET区的掺杂浓度大于所述JFET隔断区的掺杂浓度。
于本发明一实施例中，所述分隔区的边界范围位于所述栅极交汇区的边界范围内，且所述分隔区的面积不大于所述栅极交汇区的面积。
于本发明一实施例中，所述元胞单元包括：半导体基体，包括第一导电类型的衬底和位于所述衬底上的外延层；所述外延层为第一导电类型；所述衬底为所述VDMOS的漏极区；JFET区，为第一导电类型，各所述JFET区形成于所述外延层对应所述栅极非交汇区中，且所述JFET从所述外延层的上表面向所述衬底方向延伸；JFET隔断区，为第一导电类型，各所述JFET隔断区形成于所述外延层对应所述分隔区中；第二导电类型阱区，位于所述栅极区两侧的所述外延层中；第一导电类型源区，位于所述第二导电类型阱区中且位于靠近所述JFET区的一侧；第二导电类型接触体区，位于所述第二导电类型阱区中，所述第二导电类型接触体区的侧壁与所述第一导电类型源区的侧壁相接触；栅极，位于所述外延层上表面的所述栅极区中；所述栅极包括栅极电极和栅极介质层；所述栅极与所述JFET区、所述第二导电类型阱区和所述第一导电类型源区接触；源极电极，为金属层，与所述第一导电类型源区和所述第二导电类型接触体区连接；以及，漏极电极，位于所述衬底远离所述外延层的表面上。
于本发明一实施例中，所述JFET隔断区为所述外延层的部分，所述JFET隔断区的掺杂浓度和所述外延层的掺杂浓度相同。
于本发明一实施例中，所述第二导电类型阱区掺杂浓度，大于所述JFET区的掺杂浓度；所述JFET区的掺杂浓度，大于所述外延层的掺杂浓度。
于本发明一实施例中，所述第二导电类型阱区与所述JFET区之间的掺杂浓度差，小于所述第二导电类型阱与所述外延层之间的掺杂浓度差。
于本发明一实施例中，于所述外延层向所述衬底层延伸方向上，所述JFET区的延伸深度不大于所述第二导电类型阱的延伸深度。
本发明于第二方面提供一种VDMOS器件制造方法，包括：形成第一导电类型的外延层，位于第一导电类型的衬底上；所述衬底为所述VDMOS的漏极区；基于如上所述VDMOS器件包括的所述元胞水平结构，于所述外延层对应所述栅极非交汇区中，形成第一导电类型的JFET区；于所述外延层对应所述分隔区中，形成第一导电类型的JFET隔断区，以使各所述JFET区于延伸方向上基于所述JFET隔断区相隔离；所述JFET区的掺杂浓度大于所述JFET隔断区的掺杂浓度；形成栅极，位于所述外延层上表面，且位于所述栅极区中；所述栅极包括栅极介质层和栅极电极；形成第二导电类型阱区，位于所述栅极的两侧；所述第二导电类型阱区的部分上表面与所述栅极接触；形成第一导电类型源区，位于所述第二导电类型阱区中，且位于靠近所述JFET区的一侧；所述第二导电类型阱区的部分上表面与所述栅极接触；刻蚀形成接触孔，位于相邻两个所述栅极之间的所述第二导电类型阱区中；于所述接触孔中填充所述第二导电类型掺杂物，以形成接触体区；形成源极电极，所述源极电极与所述第一导电类型源区和所述第二导电类型接触体区连接；以及，形成漏极电极，所述漏极电极位于所述衬底远离所述外延层的表面。
于本发明一实施例中，于所述形成间隔分布的JFET区之前，所述VDMOS器件制造方法还包括：于所述外延层中形成分压环结构，和形成所述VDMOS器件的有源区，以于所述有源区中执行后续步骤。
于本发明一实施例中，所述形成第一导电类型的JFET区，包括：于所述外延层的上表面对应于所述栅极非交汇区处，进行离子注入处理。
于本发明一实施例中，所述形成所述JFET隔断区，包括：于所述外延层的上表面对应于所述栅极交汇区处，不进行离子注入处理；或于所述外延层的上表面对应于所述栅极交汇区，进行离子注入处理，以形成第一导电类型的所述JFET隔断区，且所述JFET隔断区的掺杂浓度低于所述JFET区的掺杂浓度。
如上所述，本发明提供的所述VDMOS器件及其制造方法，基于元胞结构，于外延层中对应所述栅极非交汇区的区域进行JFET注入，以形成各JFET区，于外延层中对应所述分隔区的区域中形成各JFET隔断区；利用所述JFET隔断区中不同导电类型的掺杂浓度差大于和所述JFET区的不同导电类型的掺杂浓度差，从而使沿斜线方向上，所述JFET隔断区中形成的耗尽层宽度大于所述JFET区中形成的耗尽层宽度，以使所述JFET隔断区中两侧的耗尽层更易于接触和融合，以提高沿所述斜线方向上的击穿电压，进一步提升了器件的耐压性和稳定性。
附图说明
图1显示为现有技术中所述VDMOS器件元胞水平结构的俯视图；
图2A显示为现有技术中，所述元胞单元第一竖向结构中，所述耗尽层的分布示意图；
图2B显示为现有技术中，所述元胞单元第二竖向结构中，所述耗尽层的分布示意图；
图3显示为本发明所述VDMOS器件中所述元胞水平结构的示意图；
图4A显示为本发明所述元胞单元的所述第一竖向结构的示意图；
图4B显示为本发明所述元胞单元的所述第二竖向结构的示意图；
图5显示为本发明中所述JFET区和所述JFET隔断区于所述外延层中分布水平俯视图；
图6A显示为本发明中所述第一耗尽层于所述第一竖向结构中的分布示意图；
图6B显示为本发明中所述第二耗尽层于所述第二竖向结构中的分布示意图；
图7A至7F显示为本发明所述VDMOS制造方法于一实施例中各阶段所制作器件的示意性截面图；
元件标号说明
100 有源区
110 源极
120 栅极区
121 栅极交汇区
122 栅极非交汇区
130 耗尽层
131 第一耗尽层
132 第二耗尽层
140 栅极分隔区
141 栅极分隔区的边界范围
310 半导体基体
311 衬底
312 外延层
320 JFET区
330 第二导电类型阱区
340 第一导电类型源区
350 第二导电类型接触体区
360 栅极
361 栅极介质层
362 栅极电极层
370 漏极电极
380 源极电极
390 JFET隔断区
410 分压环结构
420 场氧化层
A1-A2 所述栅极交汇区斜线方向
B1-B2 垂直于栅极延伸方向
W1 栅极交汇区沿斜线方向的宽度
W1 栅极非交汇区沿垂直于栅极延伸方向的宽度
N1 栅极交汇区下方JFET区沿斜线方向的宽度
N2 栅极非交汇区下方JFET区沿垂直于栅极延伸方向的宽度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
附图中挨着掺杂类型“n”或“p”指示“-”或“+”图示相对掺杂浓度，而相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度；例如，两个不同的“n”掺杂区可以具有相同的或不相同的绝对掺杂浓度。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”、“上表面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”、“下表面”或“下方”。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于栅极区深度方向的方向延伸；术语“竖向”是指垂直于第一表面，基于平行于半导体衬底或主体的第一表面的法线方向而布置的定向。
VDMOS器件为电压控制型电子元器件，包括有源区和终端区；所述有源区包括若干个结构相同的元胞单元；于水平方向上，各元胞单元的上部共同形成所述VDMOS器件的元胞水平结构；所述元胞水平结构为各所述元胞单元上部于水平方向上形成的结构。所述元胞水平结构包括：若干个相互隔离的源区，和围绕各所述源区设置的栅极区。
请参阅图1，示出为现有技术中，所述VDMOS器件的元胞水平结构于水平方向上的俯视图。如图1所示，所述元胞水平结构整体为一规则多边形的阵列排布结构，包括：若干个并联的源区110和分布于各所述源极周围的各栅极区120；所述栅极区120围绕各所述源区110设置，且相邻的各所述栅极区120依次连接成一栅极区格网，以使各所述源区110相隔离；具有不同延伸方向的所述栅极区120于延伸方向上具有重叠区，该重叠区即为各所述栅极交汇区121，其他未重叠的区域为栅极非交汇区122；相邻所述栅极区120围合后形成的形状，与单个所述元胞单元于水平方向的元胞形状相同，为多边形，如正方形、长方形或六边形等；受所述元胞单元形状影响，所述栅极交汇区121于水平向的形状也为规则的多边形。
参阅图2A和图2B，分别示出为所述元胞单元的第一竖向结构中所述耗尽层130的分布示意图，和所述元胞单元的第二竖向结构中所述耗尽层130的分布示意图；其中，所述第一竖向结构为所述元胞单元于所述栅极交汇区121处沿所述栅极交汇区121的斜线方向(如图1中A1-A2方向)上的竖向截面结构；所述第二竖向结构为所述元胞单元沿垂直于栅极延伸方向(如图1中B1-B2方向)的竖向截面结构；其中，所述斜线方向与所述栅极交汇区121的对角线方向相同或相近。
所述第一竖向结构和所述第二竖向结构相同，均形成有JFET区(图上未标识)和形成于所述JFET区两侧其他结构区(图上未标识)；所述有JFET区与两侧的所述其他结构区形成两个相对分布的PN结，和与PN结对应的耗尽层；各耗尽层分布于所述JFET区的两侧，且相对分布。由于不同导电类型的离子浓度差相同，因此，尽管所述第一竖向结构中的所述JFET区，和所述第二竖向结构中的所述JFET区的耗尽层厚度相同。由于所述栅极交汇区121于第一竖向结构中的宽度W1，大于所述栅极非交汇区122于第二竖向结构中的宽度W2，导致所述第一竖向结构中的所述JFET区宽度N1，大于第二竖向结构中的所述JFET区宽度N2，而所述第一竖向结构和第二竖向结构中的耗尽层厚度相同；因此，当所述第二竖向结构中PN结两侧的所述耗尽层接触融合时，所述第一竖向结构中PN结两侧的所述耗尽层130为分隔状态，无法相互接触，导致所述第二竖向结构中栅漏极之间的击穿电压低于所述第一竖向结构中的击穿电压，即当所述第一竖向结构未被击穿时，所述第二竖向结构已出现被击穿的问题，进而降低了所述VDMOS器件于所述斜线方向上耐压性能。
为了增大VDMOS器件中沿所述斜线方向的耗尽层宽度，以提高VDMOS栅源之间于所述斜线方向上的击穿电压大小和VDMOS器件的耐压性，本发明于首先提供一种VDMOS器件。所述VDMOS器件包括有源区和终端区；所述有源区中包括若干元胞单元；各所述元胞单元的结构相同。各元胞单元于水平方向上共同构成所述VDMOS器件的元胞水平结构，为一阵列状排布结构。
请参阅图3，示出为本发明所述VDMOS器件中所述元胞水平结构的示意图；如图3所示，与现有的元胞水平结构相比，本发明所述VDMOS器件中，于各所述栅极交汇区121中设置一个或多个分隔区140，用于在所述元胞单元中形成JFET隔断区；以使各所述JFET区基于所述JFET隔断区相隔离。
可选的，于所述元胞水平结构的俯视图中，所述分隔区140的边界形状与所述栅极交汇区121的边界形状可以相同；例如，于所述栅极交汇区121的边界形状为方形，则所述分隔区140的形状为正方形；需要注意的是，所述分隔区140的边界形状与所述栅极交汇区121的边界形状也可以不相同，在此不做限定。
可选的，于所述元胞水平结构的俯视图中，所述分隔区140的边界范围141与所述栅极交汇区121的边界范围重叠，即所述分隔区140的面积与所述栅极交汇区121的面积大小相同。
可选的，于所述元胞水平结构的俯视图中，所述分隔区140的边界范围141，位于所述栅极交汇区121的边界范围内，即所述分隔区140的面积小于所述栅极交汇区121的面积大小。
可选的，于所述元胞水平结构的俯视图中，所述分隔区140的边界范围141，位于所述栅极交汇区121的边界范围外，即所述分隔区140的面积大于所述栅极交汇区121的面积大小。
为便于清楚地描述所述VDMOS器件的结构，以下分别对所述元胞单元的所述第一竖向结构和所述第二竖向结构进行介绍。
请参阅图4A，示出为所述元胞单元的所述第一竖向结构的示意图，即所述元胞单元沿图1中A1-A2方向的示意性截面图。
如图4A所示，所述元胞单元的所述第一竖向结构包括：半导体基体310，包括第一导电类型的衬底311，和位于所述衬底311上表面的外延层312，所述外延层312的导电类型与所述衬底311的相同，为第一导电类型；JFET区隔断区390，为第一导电类型，所述JFET隔断区390位于所述外延层312中；第二导电类型阱区330，位于所述JFET隔断区320两侧的所述外延层312中；第一导电类型源区340，位于所述第二导电类型阱区330中，且位于靠近所述JFET隔断区390的一侧；第二导电类型接触体区350，位于所述第二导电类型阱区330内，所述接触体区350的侧壁与所述第一导电类型源区340的侧壁相接触；栅极360，位于所述外延层312的上表面；漏极电极370，位于所述衬底311远离所述外延层312的表面上；以及源极电极380；所述源极电极380为一金属层，且与所述第一导电类型源区340的上表面，和所述第二导电类型接触体区350上表面接触，以实现源极电极380与所述第一导电类型源区340的连接。
其中，所述第二导电类型阱区330的掺杂浓度大于所述隔断区390的掺杂浓度；可选的，所述JFET隔断区390的掺杂浓度和所述外延层的掺杂离子相同，即所述JFET隔断区390为所述外延层的部分。
所述栅极360的下表面与所述JFET隔断区390的上表面、所述第二导电类型阱区330和所述第一导电类型源区340的部分上表面接触。
请参阅图4B，示出为所述元胞单元的所述第二竖向结构的示意图，即所述元胞单元沿图1中B1-B2方向的示意性截面图。
如图4B所示，所述元胞单元的所述第二竖向结构，包括：半导体基体310，包括第一导电类型的衬底311，和位于所述衬底311上表面的外延层312，所述外延层312的导电类型与所述衬底311的相同，为第一导电类型；JFET区320，为第一导电类型，所述JFET区320位于所述外延层312中；所述JFET区320从所述外延层312的上表面向所述衬底311方向延伸；第二导电类型阱区330，位于所述JFET区320两侧的所述外延层312中，所述第二导电类型阱区330的侧壁与所述JFET区320的侧壁相接触，以于所述第二导电类型阱区330与所述JFET区320的侧壁接触区，形成PN结和耗尽层；第一导电类型源区340，位于所述第二导电类型阱区330中，且位于靠近所述JFET区320的一侧；第二导电类型接触体区350，位于所述第二导电类型阱区330内，所述接触体区350的侧壁与所述第一导电类型源区340的侧壁相接触；栅极360，位于所述外延层312的上表面；所述栅极360与所述JFET区320、所述第二导电类型阱区330和所述第一导电类型源区340接触；漏极电极370，位于所述衬底311远离所述外延层312的表面上；以及源极电极380；所述源极电极380为一金属层，且与所述第一导电类型源区340的上表面，和所述第二导电类型接触体区350上表面接触，以实现源极电极380与所述第一导电类型源区340的连接。
其中，所述第二导电类型阱区330的掺杂浓度大于所述JFET区320的掺杂浓度；所述JFET区320的掺杂浓度大于所述JFET隔断区390的掺杂浓度，以及所述JFET区320的掺杂浓度大于所述外延层312的掺杂浓度。
可选的，所述JFET隔断区390的掺杂浓度和所述外延层的掺杂浓度相同，即所述JFET隔断区390为所述外延层的一部分。
所述栅极360的下表面覆盖所述JFET区320的上表面、所述第二导电类型阱区330和所述第一导电类型源区340的部分上表面接触，以控制导电沟道中的载流子运动。
于本发明中，导电类型为通过在中性基底中掺杂不同类型的杂质离子而确定，例如，往锗硅类的半导体衬底中掺杂诸如氮、磷、砷之类的五族元素(可提供电子)可形成N型导电类型；掺入诸如硼、铝之类的三族元素(提供空穴)可形成P型导电类型。作为示例，本实施例中，可选用N型衬底作为所述第一导电类型衬底，则所述第二导电类型为P型；当然，在另一示例中，也可以选用P型衬底作为所述第一导电类型衬底，则所述第二导电类型为N型。所述第一导电类型衬底为高掺杂衬底，其掺杂浓度通常为1019cm-3以上。所述第一导电类型外延层为轻掺杂的外延层，其掺杂浓度低于所述第一导电类型衬底的掺杂浓度，比如为1014cm-3～1016cm-3。
于一具体实施例中，所述栅极360包括栅极介质层361和位于所述栅极介质层361上的栅极电极层362；其中，所述栅极介质层361包括但不限于氧化层、层间介质或其他绝缘材料；所述栅极电极362包括但不限多晶硅、金属或其他的导电材料。
为清楚地描述，所述VDMOS器件中各所述JFET区320和各所述JFET隔断区390的水平分布特征；请参阅图5，示出为所述JFET区320和所述JFET隔断区390于所述外延层312中分布水平俯视图。如图5所示，所述JFET区320分布于所述外延层312与所述栅极非交汇区122相对应的区域中；各所述JFET区320于所述外延层上表面中的分布，与各所述栅极非交汇区122于所述元胞水平结构中的分布相同。
于一具体实施方式中，所述JFET区320于所述外延层312上表面中的长度和宽度，与所述栅极非交汇区122于所述元胞水平结构中长度和宽度相同。
所述JFET隔断区390分布于所述外延层312与所述分隔区140相对应的区域中；各所述JFET隔断区390于所述外延层312上表面中的分布，与各所述分隔区140于所述元胞水平结构中的分布相同。所述JFET隔断区390的导电类型与所述JFET区320的导电类型相同，且所述JFET隔断区390的掺杂浓度小于所述JFET区320的掺杂浓度。
于一具体实施方式中，于各所述JFET隔断区390中，不做JFET注入处理，即所述JFET隔断区390为所述外延层312的一部分，以使各所述JFET区320于延伸方向上基于所述外延层相隔离。
需要注意的是，于其他的具体实施方式中，各所述JFET隔断区中也可以做JFET注入处理，则所述JFET隔断区390的导电类型与所述JFET区的相同，且所述JFET隔断区390的注入离子浓度小于所述JFET区的注入离子浓度。
各所述JFET区于所述外延层312中的分布与各所述栅极非交汇区122于所述元胞水平结构中的分布相同。
本发明提供的所述VDMOS器件中，所述JFET区320和所述JFET隔断区390均为第一导电类型，于所述JFET隔断区390与所述第二导电类型阱区330之间形成第一PN结和与所述第一PN结对应的第一耗尽层131；则于所述JFET区320与所述第二导电类型阱区330之间形成第二PN结和与所述第二PN结对应的第二耗尽层132；
请参阅图6A和图6B，示出所述第一耗尽层131于所述第一竖向结构(图1中的A1-A2方向)上的分布示意图，和所述第二耗尽层132于所述第二竖向结构(图1中的B1-B2方向)中的分布示意图。
如图6A所示，所述第一耗尽层131位于所述第二导电类型阱区330和第一导电类型的所述JFET隔断区390之间，由于所述第二导电类型阱区330的掺杂浓度大于所述JFET隔断区390的掺杂浓度，则该处形成的所述第一耗尽层131向掺杂浓度相对较低的所述JFET隔断区390方向扩展。
可选的，当各所述JFET隔断区390为所述外延层312的一部分时，则所述第一耗尽层131向掺杂浓度相对较低的所述外延层312方向扩展。
如图6B所示，所述第二耗尽层132位于所述第二导电类型阱区330和第一导电类型的所述JFET区320之间，由于所述第二导电类型阱区330中掺杂浓度大于所述JFET区320中的掺杂浓度，则于该处形成的所述第二耗尽层132向所述JFET区320方向扩展。
由于所述JFET区320的掺杂浓度大于所述JFET隔断区390中掺杂浓度，则所述第二耗尽层132于向所述JFET隔断区390延伸方向上的宽度，大于所述第一耗尽层131于向所述JFET区320延伸方向上的宽度，即所述JFET隔断区390中的所述第二耗尽层132宽度大于所述JFET区320中的所述第一耗尽层131宽度，从而可以增加所述JFET隔断区390的耗尽层宽度，进而提高所述VDMOS器件沿斜线方向上的击穿电压，并降低所述JFET区320和所述JFET隔断区390沿斜线方向上的击穿电压差，抵消元胞形状沿所述斜线方向上击穿电压的影响。
进一步的，所述JFET隔断区390于所述第一竖向结构中的宽度和所述JFET区320于所述第二竖向结构中的宽度之间的宽度差，和所述第二导电类型阱区330与所述JFET隔断区390之间的浓度差为正相关；即所述宽度差越大，则所述第二导电类型阱区330与所述JFET隔断区390之间的浓度差越大，以使于所述栅极交汇区121中，沿所述斜线方向的两侧所述第二耗尽层132融合。
于一个或多个实施例中，所述JFET区320向所述衬底311方向的延伸深度，不大于所述第二导电类型阱区330向所述衬底311方向的延伸深度。
本发明还提供一种VDMOS器件的制造方法，用于制造上述实施例中的任意一种VDMOS器件，因而上述实施例中对相同结构的相关描述也适用于本实施例，出于简洁目的，相同的描述描述内容于以下实施例中未一一赘述。
请参阅图7A至7F，显示为本发明所述VDMOS器件结的制造方法中各阶段的截面图。
如图7A所示，提供半导体基体310，所述半导体基体310包括第一导电类型的衬底311和形成于所述衬底311上表面的第一导电类型的外延层312；于所述外延层312中，通过刻蚀和离子注入，形成分压环结构410；以及于所述外延层312中的预设区域中，形成场氧化层420；其中，所述预设区域位于整个芯片表面的外围区域，使所述芯片的中间区域于后续步骤中形成有源区100。
以下步骤为对所述VDMOS的有源区100进行处理，为便于清楚显示所述有源区100中的各结构特征，于后续步骤中，图中仅示出所述有源区100部分的结构特征。
基于所述VDMOS器件的元胞水平结构，于所述外延层312中形成JFET区和JFET隔断区；如图7Ba所示，根据所述元胞水平结构中所述栅极非交汇区122的分布，于所述外延层312的上表面与所述栅极非交汇区122对应的区域中，做JFET离子注入处理，以于所述外延层312中形成间隔分布的JFET区320；如图7Bb所示，根据所述元胞水平结构中所述分隔区140的分布，于所述外延层312的上表面与所述分隔区140对应的区域形成，不做JFET离子注入处理，以形成所述JFET隔断区390，以使各所述JFET区320基于所述JFET隔断区390相隔离。其中，所述JFET隔断区390的掺杂浓度和所述外延层312中的掺杂浓度相同；所述JFET区320的掺杂浓度大于所述外延层312中的掺杂浓度。
于另一具体实施方式中，所述JFET隔断区390的形成方式还可以为：于所述外延层312的上表面与所述分隔区140对应的区域形成，做JFET离子注入处理，形成第一导电类型的所述JFET隔断区，且所述JFET隔断区掺杂浓度低于所述JFET区的掺杂浓度。
其中，所述JFET离子注入处理包括：采用离子注入工艺，于所述外延层312的上表面注入第一导电类型离子，以形成所述JFET区320。
如图7C所示，基于所述VDMOS器件的元胞水平结构，于所述外延层312上表面形成栅极360；所述栅极360于所述外延层312上表面的分布，与所述栅极区于所述元胞水平结构中的分布相同；所述栅极360的下表面覆盖所述JFET区320的上表面和所述JFET隔断区(图上未标识)的上表面，且所述栅极360的宽度大于所述JFET区320的宽度。
具体的，于所述JFET区320的上表面生成一栅极介质层361；于所述栅极介质层361的上表面淀积多晶硅层，作为栅极电极362；对所述多晶硅层进行刻蚀，保留所述JFET区320上方的多晶硅层，以形成图7C中的所述栅极360。
如图7D所示，采用自对准工艺于所述栅极360两侧，均注入高掺杂浓度的第二导电类型离子，并进行推结和横向扩散，形成第二导电类型阱区330；所述第二导电类型阱区330的部分上表面与所述栅极360的下表面接触；所述第二导电类型阱区330的侧壁与所述JFET区320的侧壁相接触，以于所述第二导电类型阱区330与所述JFET区320的侧壁接触区，形成所述第二PN结和所述第二耗尽层132。
于所述第二导电类型阱区330中对应所述栅极端部的位置注入第一导电类型离子，形成第一导电类型源区340；所述第一导电类型源区340的部分上表面与所述栅极360的下表面接触。
如图7E所示，于相邻两个所述栅极360之间，通过刻蚀形成接触孔(图上未标识)；向所述接触孔内填充高掺杂浓度的掺杂物，以形成接触体区350；所述接触体区350为第二导电类型。
具体的，于相邻两个所述栅极360之间，对于所述第二导电类型阱区330的上表面进行刻蚀，形成接触孔；于所述接触孔注入高掺杂浓度的第二导电类型离子，形成第二导电类型的接触体区350；所述接触体区350的侧壁与所述第一导电类型源区340的侧壁接触。
如图7F所示，于各所述接触孔形成后，于整个芯片的上表面进行金属层淀积，并对淀积后的金属层进行刻蚀，保留位于所述源区340上表面和所述接触体区350上表面的金属层，以形成所述源极电极380；以及对所述衬底311减薄处理后，于所述衬底311远离所述外延层312的表面形成漏极电极370。
可选的，于形成金属层后，采用封装工艺对所述VDMOS器件的表面进行封装；所述封装工艺包括但不限于例如化学气相沉积、退火、注入溅射等金属沉积工艺、钝化工艺和现有的其他封装工艺。
本领域技术人员还要理解的是，为了清楚例示的目的，在各个附图中的要素(例如元件、区域、层等)并非按照比例画出。此外，附图中的各个要素也不一定是其实际形状。例如，在以上实施例中，在截面示意图中，阱区、阱接触区、源区、JFET区示出为方形，本领域技术人员要理解的是，这些只是为了例示的目的，例如，实际的掺杂轮廓通常具有一定的过渡区或坡度或梯度，而不是梯度在某个点或边界无限大的轮廓。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种VDMOS器件，其特征在于，包括若干个结构相同的元胞单元；各元胞单元的上部形成元胞水平结构；所述元胞水平结构包括：若干个相互隔离的源区，和围绕各所述源区设置的栅极区；所述源区的边界和所述栅极区的边界重合；各所述栅极区于延伸方向上的交汇重叠区域形成栅极交汇区，其余的所述栅极区形成栅极非汇区；于所述栅极交汇区设有分隔区；所述元胞单元于对应所述栅极非交汇区设有JFET区；所述元胞单元于对应所述分隔区设有JFET隔断区；所述JFET区和所述JFET隔断区具有相同的导电类型，且所述JFET区的掺杂浓度大于所述JFET隔断区的掺杂浓度。
2.根据权利要求1所述的VDMOS器件，其特征在于，所述分隔区的边界范围位于所述栅极交汇区的边界范围内，且所述分隔区的面积不大于所述栅极交汇区的面积。
3.根据权利要求2所述的VDMOS器件，其特征在于，所述元胞单元包括：
半导体基体，包括第一导电类型的衬底和位于所述衬底上的外延层；所述外延层为第一导电类型；所述衬底为所述VDMOS的漏极区；
JFET区，为第一导电类型，各所述JFET区形成于所述外延层对应所述栅极非交汇区中，且所述JFET从所述外延层的上表面向所述衬底方向延伸；
JFET隔断区，为第一导电类型，各所述JFET隔断区形成于所述外延层对应所述分隔区中；
第二导电类型阱区，位于所述栅极区两侧的所述外延层中；所述第二导电类型阱区的侧壁与所述JFET的侧壁相接触；
第一导电类型源区，位于所述第二导电类型阱区中且位于靠近所述JFET区的一侧；
第二导电类型接触体区，位于所述第二导电类型阱区中，所述第二导电类型接触体区的侧壁与所述第一导电类型源区的侧壁相接触；
栅极，位于所述外延层上表面的所述栅极区中；所述栅极包括栅极电极和栅极介质层；所述栅极与所述JFET区、所述第二导电类型阱区和所述第一导电类型源区接触；
源极电极，为金属层，与所述第一导电类型源区和所述第二导电类型接触体区连接；以及，
漏极电极，位于所述衬底远离所述外延层的表面上。
4.根据权利要求3所述的VDMOS器件，其特征在于，所述JFET隔断区为所述外延层的部分，所述JFET隔断区的掺杂浓度和所述外延层的掺杂浓度相同。
5.根据权利要求3所述的VDMOS器件，其特征在于，所述第二导电类型阱区掺杂浓度，大于所述JFET区的掺杂浓度；所述JFET区的掺杂浓度，大于所述外延层的掺杂浓度。
6.根据权利要求3所述的VDMOS器件，其特征在于，所述第二导电类型阱区与所述JFET区之间的掺杂浓度差，小于所述第二导电类型阱与所述外延层之间的掺杂浓度差。
7.根据权利要求3所述的VDMOS器件，其特征在于，于所述外延层向所述衬底层延伸方向上，所述JFET区的延伸深度不大于所述第二导电类型阱的延伸深度。
8.一种VDMOS器件制造方法，其特征在于，包括：
形成第一导电类型的外延层，位于第一导电类型的衬底上；所述衬底为所述VDMOS的漏极区；
基于如权利要求1所述VDMOS器件包括的所述元胞水平结构，于所述外延层对应所述栅极非交汇区中，形成第一导电类型的JFET区；于所述外延层对应所述栅极交汇区中，形成第一导电类型的JFET隔断区，以使各所述JFET区于延伸方向上基于所述JFET隔断区相隔离；所述JFET区的掺杂浓度大于所述JFET隔断区的掺杂浓度；
形成栅极，位于所述外延层上表面，且位于所述栅极区中；所述栅极包括栅极介质层和栅极电极；
形成第二导电类型阱区，位于所述栅极的两侧；所述第二导电类型阱区的部分上表面与所述栅极接触，所述第二导电类型阱区的侧壁与所述JFET的侧壁相接触；
形成第一导电类型源区，位于所述第二导电类型阱区中，且位于靠近所述JFET区的一侧；所述第二导电类型阱区的部分上表面与所述栅极接触；
刻蚀形成接触孔，位于相邻两个所述栅极之间的所述第二导电类型阱区中；于所述接触孔中填充所述第二导电类型掺杂物，以形成接触体区；
形成源极电极，所述源极电极与所述第一导电类型源区和所述第二导电类型接触体区连接；以及，
形成漏极电极，所述漏极电极位于所述衬底远离所述外延层的表面。
9.根据权利要求8所述的VDMOS器件制造方法，其特征在于，于所述形成间隔分布的JFET区之前，所述VDMOS器件制造方法还包括：于所述外延层中形成分压环结构，和形成所述VDMOS器件的有源区，以于所述有源区中执行后续步骤。
10.根据权利要求8所述的VDMOS器件制造方法，其特征在于，所述形成第一导电类型的JFET区，包括：于所述外延层的上表面对应于所述栅极非交汇区处，进行离子注入处理。
11.根据权利要求8所述的VDMOS器件制造方法，其特征在于，所述形成所述JFET隔断区，包括：
于所述外延层的上表面对应于所述栅极交汇区处，不进行离子注入处理；或
于所述外延层的上表面对应于所述栅极交汇区，进行离子注入处理，以形成第一导电类型的所述JFET隔断区，且所述JFET隔断区的掺杂浓度低于所述JFET区的掺杂浓度。
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