CN111415869A - 结型场效应晶体管制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 230000005669 field effect Effects 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 64
- 239000012535 impurity Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005468 ion implantation Methods 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims description 16
- 239000007943 implant Substances 0.000 claims description 7
- 108091006146 Channels Proteins 0.000 description 51
- 238000001459 lithography Methods 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/051—Manufacture or treatment of FETs having PN junction gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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Abstract
本发明提出一种结型场效应晶体管制造方法，包含：提供第一导电型基板、形成第二导电型沟道区、形成第一导电型场区、形成第一导电型栅极、形成第二导电型源极、形成第二导电型漏极、以及形成第二导电型轻掺杂区。其中，沟道区由第一离子注入工艺步骤所形成，且轻掺杂区通过第二离子注入工艺步骤，将第一导电型杂质，注入于部分该沟道区中所形成。
Description
技术领域
本发明涉及一种结型场效应晶体管(junction field effect transistor，JFET)制造方法；特别是指一种利用离子注入工艺步骤，将第一导电型杂质，注入部分第二导电型沟道区中，以调整结型场效应晶体管的夹止电压的结型场效应晶体管制造方法。
背景技术
图1A显示一种已知JFET 100的俯视示意图。图1B显示图1A中，AA’剖线的剖视示意图。如图1A与图1B所示，JFET 100包含基板11、沟道区12、场区13、栅极14、源极15、漏极16、与隔绝区18。其中，基板11、场区13与栅极14的导电型为P型，而沟道区12、源极15、与漏极16的导电型为N型。请参阅图1C，显示在图1B中，沿虚线WW’的N型杂质浓度相对于位置的分布图。如图1C所示，沿虚线WW’的N型杂质浓度基本上为固定的浓度，示意沟道区12中的N型杂质大致上均匀分布。正常操作时，改变施加于栅极14的电压，可以调整沟道区12与场区13及基板11间耗尽区的宽度，使得沟道区12的沟道宽度改变，进而改变源极15与漏极16间的电阻。施加于栅极14的负电压的绝对值越大，沟道区12中的耗尽区越宽，沟道宽度越窄，源极15与漏极16间的电阻值越高。当施加于栅极14的负电压的绝对值高于一临界值时，沟道区12完全耗尽，也就是沟道被夹止(pinch-off)，此时施加于栅极的电压被称为夹止电压。
当需要在同一基板上形成不同夹止电压的JFET时，需要利用多重的微影与离子注入工艺步骤，分别在不同的JFET中的沟道区，形成不同的杂质浓度，以改变夹止电压。
然而，现有技术JFET所采用的调整夹止电压所需的多重工艺步骤，所需的制造成本，并不符合经济效益。因此，本发明就现有技术的不足，提出一种可简单调整JFET夹止电压的方法。并可在同一基板上，利用相同工艺步骤，形成不同夹止电压的JFET制造方法，可降低制造成本，并缩短制造时间。
发明内容
就其中一观点言，本发明提供了一种结型场效应晶体管(junction field effecttransistor，JFET)制造方法，包含：提供一基板，具有第一导电型，且该基板具有一上表面；以一第一离子注入工艺步骤，将第二导电型杂质，注入于该上表面下的该基板中，以形成一沟道区，该沟道区具有与该第一导电型相反的第二导电型；形成一场区于该上表面下的该沟道区中，该场区具有第一导电型；形成一栅极于该上表面下的该场区中，该栅极具有第一导电型；形成一源极于该上表面下的该沟道区中，该源极具有第二导电型，且不位于该场区中；形成一漏极于该上表面下的该沟道区中，该漏极具有第二导电型，且不位于该场区中，该漏极与该源极分别位于该场区不同侧，且不互相重叠；以及以一第二离子注入工艺步骤，将第一导电型杂质，注入于该上表面下的部分该沟道区中，以形成一轻掺杂区于该沟道区中且介于该源极与该漏极之间，该轻掺杂区具有第二导电型，且其第二导电型杂质浓度低于该沟道区的第二导电型杂质浓度。
在其中一种较佳的实施型态中，该JFET制造方法还包含：形成多个隔绝区于该上表面上，分别介于该源极与该栅极、以及该栅极与该漏极之间。
上述的实施例中，该隔绝区宜包括一区域氧化(local oxidation of silicon，LOCOS)结构或一浅沟槽绝缘(shallow trench isolation，STI)结构。
在其中一种较佳的实施型态中，该轻掺杂区完全位于该栅极正下方。
在其中一种较佳的实施型态中，该轻掺杂区位于该源极与该栅极之间，且不位于该源极正下方，也不位于该栅极正下方。
在其中一种较佳的实施型态中，该轻掺杂区位于该漏极与该栅极之间，且不位于该漏极正下方，也不位于该栅极正下方。
以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。
附图说明
图1A显示一种已知JFET 100的俯视示意图。
图1B显示图1A中，AA’剖线的剖视示意图。
图1C显示N型杂质浓度相对于位置的分布图。
图2A-2K显示本发明的第一个实施例。
图3A-3K显示本发明的第二个实施例。
图4A-4K显示本发明的第三个实施例。
图5举例显示根据本发明的轻掺杂区宽度与JFET夹止电压的关系。
图6A-6C举例显示现有技术JFET的不导通崩溃电压(OFF breakdown voltage)、阈值电压(threshold voltage)、与导通崩溃电压(ON breakdown voltage)。
图7A-7C举例显示利用本发明JFET的不导通崩溃电压、阈值电压、与导通崩溃电压。
图中符号说明
11，21，31，41 基板
12，22，32，42 沟道区
13，23，33，43 场区
14，24，34，44 栅极
15，25，35，45 源极
16，26，36，46 漏极
23a，27a，43a，47c 光阻层
27，37，47 轻掺杂区
28，38，48 隔绝区
100，200，300，400 结型场效应晶体管(JFET)
211，311，411 上表面
具体实施方式
涉及本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
图2A-2K显示本发明的第一个实施例。其中，图2A-图2J显示应用本发明概念的结型场效应晶体管(junction field effect transistor，JFET)200制造方法的俯视示意图与剖视示意图；图2K显示在图2J中，沿虚线XX’的N型杂质浓度相对于位置的分布图。首先，如图2A与图2B所示，提供基板21，其导电型例如但不限于为P型，且基板21具有上表面211，如图2B中的粗实线所示意；其中图2A显示俯视示意图，图2B显示图2A中AA’切线的剖视示意图。
接着如图2C与图2D所示，形成沟道区22于上表面211下的基板21中，沟道区22的导电型例如但不限于为与P型相反的N型；其中图2C示俯视示意图，图2D显示图2C中AA’切线的剖视示意图。
接下来，如图2E与图2F所示，例如但不限于以微影工艺形成光阻层23a为屏蔽，定义场区23，并以离子注入工艺，将P型杂质，以加速离子的形式，如图2F中虚线箭头所示意，注入定义的区域内，而形成场区23于上表面211下的沟道区22中，而形成导电型为P型的场区23；其中图2E显示俯视示意图，图2F显示图2E中AA’切线的剖视示意图。
接着，如图2G与图2H所示，例如但不限于以微影工艺形成光阻层27a为屏蔽，定义轻掺杂区27，并以离子注入工艺，将P型杂质，以加速离子的形式，如图2H中虚线箭头所示意，注入定义的区域内，以补偿沟道区22中的N型杂质，以形成轻掺杂区27于上表面211下的沟道区22中，且轻掺杂区27介于后续的工艺步骤所形成的源极25与漏极26之间，轻掺杂区27导电型为N型，且其N型杂质浓度低于沟道区22的N型杂质浓度。在本实施例中，轻掺杂区27完全位于后续的工艺步骤所形成的栅极24正下方。
需说明的是，形成轻掺杂区27的离子注入工艺步骤，将P型杂质注入N型沟道区22，以降低部分沟道区22中N型杂质浓度，这是利用半导体的补偿效应。当半导体中同时掺杂有P型杂质与N型杂质，则较多数种类掺杂的杂质会先将较少数种类掺杂的杂质中和(或复合)掉，剩下的才成为半导体的多数杂质，这个不同种类掺杂中和的现象称做补偿(compensation)效应。
接着，请继续参阅图2G与图2H，例如但不限于以氧化工艺形成隔绝区28，其例如为如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可以为浅沟槽绝缘(shallow trench isolation，STI)结构。需说明的是，多个隔绝区28例如形成于上表面211上，分别介于后续工艺所形成的源极25与栅极24之间，以与栅极24与漏极26之间；其中图2G显示俯视示意图，图2H显示图2G中AA’切线的剖视示意图。
接着，如图2I与图2J所示，例如但不限于以微影工艺形成光阻层(未示出)为屏蔽，定义栅极24，并以离子注入工艺，将P型杂质，以加速离子的形式，注入定义的区域内，而形成栅极24于上表面211下的场区23中，而形成导电型为P型的栅极24。接着，例如但不限于以微影工艺形成光阻层(未示出)为屏蔽，定义源极25与漏极26，并以离子注入工艺，将N型杂质，以加速离子的形式，注入定义的区域内，而形成源极25与漏极26于上表面211下的沟道区22中，而形成导电型为N型的源极25与漏极26，且源极25与漏极26都不位于场区23中。其中，漏极26与源极25分别位于场区23不同侧，且彼此不互相重叠；其中图2I显示俯视示意图，图2J显示图2I中AA’切线的剖视示意图。
图2K显示在图2J中，沿虚线XX’的N型杂质浓度相对于位置的分布图。由于轻掺杂区27利用半导体的补偿效应，将P型杂质注入轻掺杂区27，使得沟道区22中在轻掺杂区27的N型杂质浓度，相较于沟道区22的其他部分低，以调整结型场效应晶体管200的夹止电压。
图3A-3K显示本发明的第二个实施例。其中，图3A-图3J显示应用本发明概念的结型场效应晶体管(junction field effect transistor，JFET)300制造方法的俯视示意图与剖视示意图；图3K显示在图3J中，沿虚线YY’的N型杂质浓度相对于位置的分布图。首先，如图3A与图3B所示，提供基板31，其导电型例如但不限于为P型，且基板31具有上表面311，如图3B中的粗实线所示意；其中图3A显示俯视示意图，图3B显示图3A中BB’切线的剖视示意图。
接着如图3C与图3D所示，形成沟道区32于上表面311下的基板31中，沟道区32的导电型例如但不限于为与P型相反的N型；其中图3C显示俯视示意图，图3D显示图3C中BB’切线的剖视示意图。
接下来，如图3E与图3F所示，例如但不限于以微影工艺形成光阻层33a为屏蔽，定义场区33，并以离子注入工艺，将P型杂质，以加速离子的形式，如图3F中虚线箭头所示意，注入定义的区域内，而形成场区33于上表面311下的沟道区32中，而形成导电型为P型的场区33；其中图3E显示俯视示意图，图3F显示图3E中BB’切线的剖视示意图。
接着，如图3G与图3H所示，例如但不限于以微影工艺形成光阻层37a为屏蔽，定义轻掺杂区37，并以离子注入工艺，将P型杂质，以加速离子的形式，如图3H中虚线箭头所示意，注入定义的区域内，以补偿沟道区32中的N型杂质，以形成轻掺杂区37于上表面311下的沟道区32中，且轻掺杂区37介于后续的工艺步骤所形成的源极35与漏极36之间，轻掺杂区37导电型为N型，且其N型杂质浓度低于沟道区32的N型杂质浓度。在本实施例中，轻掺杂区37完全位于后续的工艺步骤所形成的漏极36与栅极34之间，且不位于漏极36正下方，也不位于栅极34正下方。
需说明的是，形成轻掺杂区37的离子注入工艺步骤，将P型杂质注入N型沟道区32，以降低部分沟道区32中N型杂质浓度，这是利用半导体的补偿效应。
接着，请继续参阅图3G与图3H，例如但不限于以氧化工艺形成隔绝区38，其例如为如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可以为浅沟槽绝缘(shallow trench isolation，STI)结构。需说明的是，多个隔绝区38例如形成于上表面311上，分别介于后续工艺所形成的源极35与栅极34之间，以与栅极34与漏极36之间；其中图3G显示俯视示意图，3H显示图3G中BB’切线的剖视示意图。
接着，如图3I与图3J所示，例如但不限于以微影工艺形成光阻层(未示出)为屏蔽，定义栅极34，并以离子注入工艺，将P型杂质，以加速离子的形式，注入定义的区域内，而形成栅极34于上表面311下的场区33中，而形成导电型为P型的栅极34。接着，例如但不限于以微影工艺形成光阻层(未示出)为屏蔽，定义源极35与漏极36，并以离子注入工艺，将N型杂质，以加速离子的形式，注入定义的区域内，而形成源极35与漏极36于上表面311下的沟道区32中，而形成导电型为N型的源极35与漏极36，且源极35与漏极36都不位于场区33中。其中，漏极36与源极35分别位于场区33不同侧，且彼此不互相重叠；其中图3I显示俯视示意图，图3J显示图3I中BB’切线的剖视示意图。
图3K显示在图3J中，沿虚线YY’的N型杂质浓度相对于位置的分布图。由于轻掺杂区37利用半导体的补偿效应，将P型杂质注入轻掺杂区37，使得沟道区32中在轻掺杂区37的N型杂质浓度，相较于沟道区32的其他部分低，以调整结型场效应晶体管300的夹止电压。
图4A-4K显示本发明的第三个实施例。其中，图4A-图4J显示应用本发明概念的结型场效应晶体管(junction field effect transistor，JFET)400制造方法的俯视示意图与剖视示意图；图4K显示在图4J中，沿虚线ZZ’的N型杂质浓度相对于位置的分布图。首先，如图4A与图4B所示，提供基板41，其导电型例如但不限于为P型，且基板41具有上表面411，如图4B中的粗实线所示意；其中图4A显示俯视示意图，图4B显示图4A中CC’切线的剖视示意图。
接着如图4C与图4D所示，形成沟道区42于上表面411下的基板41中，沟道区42的导电型例如但不限于为与P型相反的N型；其中图4C显示俯视示意图，图4D显示图4C中CC’切线的剖视示意图。
接下来，如图4E与图4F所示，例如但不限于以微影工艺形成光阻层43a为屏蔽，定义场区43，并以离子注入工艺，将P型杂质，以加速离子的形式，如图4F中虚线箭头所示意，注入定义的区域内，而形成场区43于上表面411下的沟道区42中，而形成导电型为P型的场区43；其中图4E显示俯视示意图，图4F显示图4E中CC’切线的剖视示意图。
接着，如图4G与图4H所示，例如但不限于以微影工艺形成光阻层47a为屏蔽，定义轻掺杂区47，并以离子注入工艺，将P型杂质，以加速离子的形式，如图4H中虚线箭头所示意，注入定义的区域内，以补偿沟道区42中的N型杂质，以形成轻掺杂区47于上表面411下的沟道区42中，且轻掺杂区47介于后续的工艺步骤所形成的源极45与漏极46之间，轻掺杂区47导电型为N型，且其N型杂质浓度低于沟道区42的N型杂质浓度。在本实施例中，轻掺杂区47完全位于后续的工艺步骤所形成的源极45与栅极44之间，且不位于源极45正下方，也不位于栅极44正下方。
需说明的是，形成轻掺杂区47的离子注入工艺步骤，将P型杂质注入N型沟道区42，以降低部分沟道区42中N型杂质浓度，这是利用半导体的补偿效应。
接着，请继续参阅图4G与图4H，例如但不限于以氧化工艺形成隔绝区48，其例如为如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可以为浅沟槽绝缘(shallow trench isolation，STI)结构。需说明的是，多个隔绝区48例如形成于上表面411上，分别介于后续工艺所形成的源极45与栅极44之间，以与栅极44与漏极46之间；其中图4G显示俯视示意图，图4H显示图4G中CC’切线的剖视示意图。
接着，如图4I与图4J所示，例如但不限于以微影工艺形成光阻层(未示出)为屏蔽，定义栅极44，并以离子注入工艺，将P型杂质，以加速离子的形式，注入定义的区域内，而形成栅极44于上表面411下的场区43中，而形成导电型为P型的栅极44。接着，例如但不限于以微影工艺形成光阻层(未示出)为屏蔽，定义源极45与漏极46，并以离子注入工艺，将N型杂质，以加速离子的形式，注入定义的区域内，而形成源极45与漏极46于上表面411下的沟道区42中，而形成导电型为N型的源极45与漏极46，且源极45与漏极46都不位于场区43中。其中，漏极46与源极45分别位于场区43不同侧，且彼此不互相重叠；其中图4I显示俯视示意图，图4J显示图4I中CC’切线的剖视示意图。
图4K显示在图4J中，沿虚线ZZ’的N型杂质浓度相对于位置的分布图。由于轻掺杂区47利用半导体的补偿效应，将P型杂质注入轻掺杂区47，使得沟道区42中在轻掺杂区47的N型杂质浓度，相较于沟道区42的其他部分低，以调整结型场效应晶体管400的夹止电压。
图5举例显示根据本发明的轻掺杂区宽度与JFET夹止电压的关系。以第一个实施例为例，其中横轴示意轻掺杂区27宽度，纵轴示意JFET 200的夹止电压。如图所示，根据本发明所调整的轻掺杂区27宽度，可以调整JFET 200的夹止电压，并且不需要如现有技术，使用多重工艺步骤，所需的制造成本降低。
图6A-6C举例显示现有技术JFET的不导通崩溃电压(OFF breakdown voltage)、阈值电压(threshold voltage)、与导通崩溃电压(ON breakdown voltage)。图7A-7C举例显示根据本发明，在与图6A-图6C所举的例子中的同一基板上，所形成的一个JFET实施例的不导通崩溃电压(OFF breakdown voltage)、阈值电压(threshold voltage)、与导通崩溃电压(ON breakdown voltage)。比较图6A与图7A，显示上述两JFET的不导通崩溃电压，都约为48V。比较图6B与图7B，显示上述两JFET的阈值电压，现有技术JFET约为-4V，而利用本发明的JFET约为-2.7V，说明可利用本发明在相同基板上，利用相同工艺步骤，形成不同阈值电压的JFET。比较图6C与图7C，显示上述两JFET的导通崩溃电压，都约略高于50V，表示利用本发明，除了改变阈值电压外，并不影响JFET的其他电性特征。
需说明的是，第一导电型与第二档电型可以为P型或N型，当第一导电型为P型时，第二导电型为N型；第一导电型为N型时，第二导电型为P型。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求任一项也不应以此为限。
Claims (6)
1.一种结型场效应晶体管制造方法，包含：
提供一基板，具有第一导电型，且该基板具有一上表面；
以一第一离子注入工艺步骤，将第二导电型杂质，注入于该上表面下的该基板中，以形成一沟道区，该沟道区具有与该第一导电型相反的第二导电型；
形成一场区于该上表面下的该沟道区中，该场区具有第一导电型；
形成一栅极于该上表面下的该场区中，该栅极具有第一导电型；
形成一源极于该上表面下的该沟道区中，该源极具有第二导电型，且不位于该场区中；
形成一漏极于该上表面下的该沟道区中，该漏极具有第二导电型，且不位于该场区中，该漏极与该源极分别位于该场区不同侧，且不互相重叠；以及
以一第二离子注入工艺步骤，将第一导电型杂质，注入于该上表面下的部分该沟道区中，以形成一轻掺杂区于该沟道区中且介于该源极与该漏极之间，该轻掺杂区具有第二导电型，且其第二导电型杂质浓度低于该沟道区的第二导电型杂质浓度。
2.如权利要求1所述的结型场效应晶体管制造方法，还包含：形成多个隔绝区于该上表面上，分别介于该源极与该栅极、以及该栅极与该漏极之间。
3.如权利要求2所述的结型场效应晶体管制造方法，其中该隔绝区包括一区域氧化结构或一浅沟槽绝缘结构。
4.如权利要求1所述的结型场效应晶体管制造方法，其中该轻掺杂区完全位于该栅极正下方。
5.如权利要求1所述的结型场效应晶体管制造方法，其中该轻掺杂区位于该源极与该栅极之间，且不位于该源极正下方，也不位于该栅极正下方。
6.如权利要求1所述的结型场效应晶体管制造方法，其中该轻掺杂区位于该漏极与该栅极之间，且不位于该漏极正下方，也不位于该栅极正下方。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910007652.0A CN111415869A (zh) | 2019-01-04 | 2019-01-04 | 结型场效应晶体管制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910007652.0A CN111415869A (zh) | 2019-01-04 | 2019-01-04 | 结型场效应晶体管制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111415869A true CN111415869A (zh) | 2020-07-14 |
Family
ID=71492639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910007652.0A Withdrawn CN111415869A (zh) | 2019-01-04 | 2019-01-04 | 结型场效应晶体管制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111415869A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6271550B1 (en) * | 1998-08-17 | 2001-08-07 | Elmos Semiconductor Ag | Junction field effect transistor or JFET with a well which has graded doping directly beneath the gate electrode |
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| CN107785367A (zh) * | 2016-08-31 | 2018-03-09 | 无锡华润上华科技有限公司 | 集成有耗尽型结型场效应晶体管的器件及其制造方法 |
-
2019
- 2019-01-04 CN CN201910007652.0A patent/CN111415869A/zh not_active Withdrawn
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