TWI677032B - 接面場效電晶體製造方法 - Google Patents

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Abstract

本發明提出一種接面場效電晶體製造方法，包含：提供第一導電型基板、形成第二導電型通道區、形成第一導電型場區、形成第一導電型閘極、形成第二導電型源極、形成第二導電型汲極、以及形成第二導電型輕摻雜區。其中，通道區由第一離子植入製程步驟所形成，且輕摻雜區藉由第二離子植入製程步驟，將第一導電型雜質，植入於部分該通道區中所形成。

Description

接面場效電晶體製造方法
本發明係有關一種接面場效電晶體(junction field effect transistor,JFET)製造方法；特別是指一種利用離子植入製程步驟，將第一導電型雜質，植入部分第二導電型通道區中，以調整接面場效電晶體的夾止電壓之接面場效電晶體製造方法。
第1A圖顯示一種習知JFET 100的上視示意圖。第1B圖顯示第1A圖中，AA’剖線的剖視示意圖。如第1A與1B圖所示，JFET 100包含基板11、通道區12、場區13、閘極14、源極15、汲極16、與隔絕區18。其中，基板11、場區13與閘極14的導電型為P型，而通道區12、源極15、與汲極16的導電型為N型。請參閱第1C圖，顯示在第1B圖中，沿虛線WW’的N型雜質濃度相對於位置的分布圖。如第1C圖所示，沿虛線WW’的N型雜質濃度基本上為固定的濃度，示意通道區12中的N型雜質大致上均勻分布。正常操作時，改變施加於閘極14的電壓，可以調整通道區12與場區13及基板11間空乏區的寬度，使得通道區12的通道寬度改變，進而改變源極15與汲極16間的電阻。施加於閘極14的負電壓之絕對值越大，通道區12中的空乏區越寬，通道寬度越窄，源極15與汲極16間的電阻值越高。當施加於閘極14的負電壓之絕對值高於一臨界值時，通道區12完全空乏，也就是通道被夾止(pinch-off)，此時施加於閘極的電壓被稱為夾止電壓。
當需要在同一基板上形成不同夾止電壓的JFET時，需要利用多重的微影與離子植入製程步驟，分別在不同的JFET中之通道區，形成不同的雜質濃度，以改變夾止電壓。
然而，先前技術JFET所採用之調整夾止電壓所需的多重製程步驟，所需的製造成本，並不符合經濟效益。因此，本發明就先前技術之不足，提出一種可簡單調整JFET夾止電壓的方法。並可在同一基板上，利用相同製程步驟，形成不同夾止電壓的JFET製造方法，可降低製造成本，並縮短製造時間。
就其中一觀點言，本發明提供了一種接面場效電晶體(junction field effect transistor,JFET)製造方法，包含：提供一基板，具有第一導電型，且該基板具有一上表面；以一第一離子植入製程步驟，將第二導電型雜質，植入於該上表面下之該基板中，以形成一通道區，該通道區具有與該第一導電型相反之第二導電型；形成一場區於該上表面下之該通道區中，該場區具有第一導電型；形成一閘極於該上表面下之該場區中，該閘極具有第一導電型；形成一源極於該上表面下之該通道區中，該源極具有第二導電型，且不位於該場區中；形成一汲極於該上表面下之該通道區中，該汲極具有第二導電型，且不位於該場區中，該汲極與該源極分別位於該場區不同側，且不互相重疊；以及以一第二離子植入製程步驟，將第一導電型雜質，植入於該上表面下之部分該通道區中，以形成一輕摻雜區於該通道區中且介於該源極與該汲極之間，該輕摻雜區具有第二導電型，且其第二導電型雜質濃度低於該通道區之第二導電型雜質濃度。
在其中一種較佳的實施型態中，該JFET製造方法更包含：形成複數隔絕區於該上表面上，分別介於該源極與該閘極、以及該閘極與該汲極之間。
上述的實施例中，該隔絕區宜包括一區域氧化(local oxidation of silicon,LOCOS)結構或一淺溝槽絕緣(shallow trench isolation,STI)結構。
在其中一種較佳的實施型態中，該輕摻雜區完全位於該閘極正下方。
在其中一種較佳的實施型態中，該輕摻雜區位於該源極與該閘極之間，且不位於該源極正下方，也不位於該閘極正下方。
在其中一種較佳的實施型態中，該輕摻雜區位於該汲極與該閘極之間，且不位於該汲極正下方，也不位於該閘極正下方。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
11,21,31,41‧‧‧基板
12,22,32,42‧‧‧通道區
13,23,33,43‧‧‧場區
14,24,34,44‧‧‧閘極
15,25,35,45‧‧‧源極
16,26,36,46‧‧‧汲極
23a,27a,43a,47c‧‧‧光阻層
27,37,47‧‧‧輕摻雜區
18,28,38,48‧‧‧隔絕區
100,200,300,400‧‧‧接面場效電晶體(JFET)
211,311,411‧‧‧上表面
第1A圖顯示一種習知JFET 100的上視示意圖。
第1B圖顯示第1A圖中，AA’剖線的剖視示意圖。
第1C圖顯示N型雜質濃度相對於位置的分布圖。
第2A-2K圖顯示本發明的第一個實施例。
第3A-3K圖顯示本發明的第二個實施例。
第4A-4K圖顯示本發明的第三個實施例。
第5圖舉例顯示根據本發明之輕摻雜區寬度與JFET夾止電壓的關係。
第6A-6C圖舉例顯示先前技術JFET的不導通崩潰電壓(OFF breakdown voltage)、臨界電壓(threshold voltage)、與導通饋電壓(ON breakdown voltage)。
第7A-7C圖舉例顯示利用本發明JFET的不導通崩潰電壓、臨界電壓、與導通饋電壓。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
第2A-2K圖顯示本發明的第一個實施例。其中，第2A-2J圖顯示應用本發明概念之接面場效電晶體(junction field effect transistor,JFET)200製造方法的上視示意圖與剖視示意圖；第2K圖顯示在第2J圖中，沿虛線XX’的N型雜質濃度相對於位置的分布圖。首先，如第2A與2B圖所示，提供基板21，其導電型例如但不限於為P型，且基板21具有上表面211，如第2B圖中的粗實線所示意；其中第2A顯示上視示意圖，第2B圖顯示第2A圖中AA’切線的剖視示意圖。
接著如第2C與2D圖所示，形成通道區22於上表面211下之基板21中，通道區22之導電型例如但不限於為與P型相反之N型；其中第2C顯示上視示意圖，第2D圖顯示第2C圖中AA’切線的剖視示意圖。
接下來，如第2E與2F圖所示，例如但不限於以微影製程形成光阻層23a為遮罩，定義場區23，並以離子植入製程，將P型雜質，以加速離子的形式，如第2F圖中虛線箭號所示意，植入定義的區域內，而形成場區23於上表 面211下之通道區22中，而形成導電型為P型的場區23；其中第2E顯示上視示意圖，第2F圖顯示第2E圖中AA’切線的剖視示意圖。
接著，如第2G與2H圖所示，例如但不限於以微影製程形成光阻層27a為遮罩，定義輕摻雜區27，並以離子植入製程，將P型雜質，以加速離子的形式，如第2H圖中虛線箭號所示意，植入定義的區域內，以補償通道區22中的N型雜質，以形成輕摻雜區27於上表面211下之通道區22中，且輕摻雜區27介於後續的製程步驟所形成的源極25與汲極26之間，輕摻雜區27導電型為N型，且其N型雜質濃度低於通道區22之N型雜質濃度。在本實施例中，輕摻雜區27完全位於後續的製程步驟所形成的閘極24正下方。
需說明的是，形成輕摻雜區27的離子植入製程步驟，將P型雜質植入N型通道區22，以降低部分通道區22中N型雜質濃度，這是利用半導體的補償效應。當半導體中同時摻雜有P型雜質與N型雜質，則較多數種類摻雜的雜質會先將較少數種類摻雜的雜質中和(或復合)掉，剩下的才成為半導體的多數雜質，這個不同種類摻雜中和的現象稱做補償(compensation)效應。
接著，請繼續參閱第2G與2H圖，例如但不限於以氧化製程形成隔絕區28，其例如為如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可以為淺溝槽絕緣(shallow trench isolation,STI)結構。需說明的是，複數隔絕區28例如形成於上表面211上，分別介於後續製程所形成之源極25與閘極24之間，以及閘極24與汲極26之間；其中第2G顯示上視示意圖，第2H圖顯示第2G圖中AA’切線的剖視示意圖。
接著，如第2I與2J圖所示，例如但不限於以微影製程形成光阻層(未示出)為遮罩，定義閘極24，並以離子植入製程，將P型雜質，以加速離子的形式，植入定義的區域內，而形成閘極24於上表面211下之場區23中，而形成導 電型為P型的閘極24。接著，例如但不限於以微影製程形成光阻層(未示出)為遮罩，定義源極25與汲極26，並以離子植入製程，將N型雜質，以加速離子的形式，植入定義的區域內，而形成源極25與汲極26於上表面211下之通道區22中，而形成導電型為N型的源極25與汲極26，且源極25與汲極26皆不位於場區23中。其中，汲極26與源極25分別位於場區23不同側，且彼此不互相重疊；其中第2I顯示上視示意圖，第2J圖顯示第2I圖中AA’切線的剖視示意圖。
第2K圖顯示在第2J圖中，沿虛線XX’的N型雜質濃度相對於位置的分布圖。由於輕摻雜區27利用半導體的補償效應，將P型雜質植入輕摻雜區27，使得通道區22中在輕摻雜區27的N型雜質濃度，相較於通道區22的其他部分低，以調整接面場效電晶體200的夾止電壓。
第3A-3K圖顯示本發明的第二個實施例。其中，第3A-3J圖顯示應用本發明概念之接面場效電晶體(junction field effect transistor,JFET)300製造方法的上視示意圖與剖視示意圖；第3K圖顯示在第3J圖中，沿虛線YY’的N型雜質濃度相對於位置的分布圖。首先，如第3A與3B圖所示，提供基板31，其導電型例如但不限於為P型，且基板31具有上表面311，如第3B圖中的粗實線所示意；其中第3A顯示上視示意圖，第3B圖顯示第3A圖中BB’切線的剖視示意圖。
接著如第3C與3D圖所示，形成通道區32於上表面311下之基板31中，通道區32之導電型例如但不限於為與P型相反之N型；其中第3C顯示上視示意圖，第3D圖顯示第3C圖中BB’切線的剖視示意圖。
接下來，如第3E與3F圖所示，例如但不限於以微影製程形成光阻層33a為遮罩，定義場區33，並以離子植入製程，將P型雜質，以加速離子的形式，如第3F圖中虛線箭號所示意，植入定義的區域內，而形成場區33於上表 面311下之通道區32中，而形成導電型為P型的場區33；其中第3E顯示上視示意圖，第3F圖顯示第3E圖中BB’切線的剖視示意圖。
接著，如第3G與3H圖所示，例如但不限於以微影製程形成光阻層37a為遮罩，定義輕摻雜區37，並以離子植入製程，將P型雜質，以加速離子的形式，如第3H圖中虛線箭號所示意，植入定義的區域內，以補償通道區32中的N型雜質，以形成輕摻雜區37於上表面311下之通道區32中，且輕摻雜區37介於後續的製程步驟所形成的源極35與汲極36之間，輕摻雜區37導電型為N型，且其N型雜質濃度低於通道區32之N型雜質濃度。在本實施例中，輕摻雜區37完全位於後續的製程步驟所形成的汲極36與閘極34之間，且不位於汲極36正下方，也不位於閘極34正下方。
需說明的是，形成輕摻雜區37的離子植入製程步驟，將P型雜質植入N型通道區32，以降低部分通道區32中N型雜質濃度，這是利用半導體的補償效應。
接著，請繼續參閱第3G與3H圖，例如但不限於以氧化製程形成隔絕區38，其例如為如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可以為淺溝槽絕緣(shallow trench isolation,STI)結構。需說明的是，複數隔絕區38例如形成於上表面311上，分別介於後續製程所形成之源極35與閘極34之間，以及閘極34與汲極36之間；其中第3G顯示上視示意圖，第3H圖顯示第3G圖中BB’切線的剖視示意圖。
接著，如第3I與3J圖所示，例如但不限於以微影製程形成光阻層(未示出)為遮罩，定義閘極34，並以離子植入製程，將P型雜質，以加速離子的形式，植入定義的區域內，而形成閘極34於上表面311下之場區33中，而形成導電型為P型的閘極34。接著，例如但不限於以微影製程形成光阻層(未示出)為遮 罩，定義源極35與汲極36，並以離子植入製程，將N型雜質，以加速離子的形式，植入定義的區域內，而形成源極35與汲極36於上表面311下之通道區32中，而形成導電型為N型的源極35與汲極36，且源極35與汲極36皆不位於場區33中。其中，汲極36與源極35分別位於場區33不同側，且彼此不互相重疊；其中第3I顯示上視示意圖，第3J圖顯示第3I圖中BB’切線的剖視示意圖。
第3K圖顯示在第3J圖中，沿虛線YY’的N型雜質濃度相對於位置的分布圖。由於輕摻雜區37利用半導體的補償效應，將P型雜質植入輕摻雜區37，使得通道區32中在輕摻雜區37的N型雜質濃度，相較於通道區32的其他部分低，以調整接面場效電晶體300的夾止電壓。
第4A-4K圖顯示本發明的第三個實施例。其中，第4A-4J圖顯示應用本發明概念之接面場效電晶體(junction field effect transistor,JFET)400製造方法的上視示意圖與剖視示意圖；第4K圖顯示在第4J圖中，沿虛線ZZ’的N型雜質濃度相對於位置的分布圖。首先，如第4A與4B圖所示，提供基板41，其導電型例如但不限於為P型，且基板41具有上表面411，如第4B圖中的粗實線所示意；其中第4A顯示上視示意圖，第4B圖顯示第4A圖中CC’切線的剖視示意圖。
接著如第4C與4D圖所示，形成通道區42於上表面411下之基板41中，通道區42之導電型例如但不限於為與P型相反之N型；其中第4C顯示上視示意圖，第4D圖顯示第4C圖中CC’切線的剖視示意圖。
接下來，如第4E與4F圖所示，例如但不限於以微影製程形成光阻層43a為遮罩，定義場區43，並以離子植入製程，將P型雜質，以加速離子的形式，如第4F圖中虛線箭號所示意，植入定義的區域內，而形成場區43於上表面411下之通道區42中，而形成導電型為P型的場區43；其中第4E顯示上視示意圖，第4F圖顯示第4E圖中CC’切線的剖視示意圖。
接著，如第4G與4H圖所示，例如但不限於以微影製程形成光阻層47a為遮罩，定義輕摻雜區47，並以離子植入製程，將P型雜質，以加速離子的形式，如第4H圖中虛線箭號所示意，植入定義的區域內，以補償通道區42中的N型雜質，以形成輕摻雜區47於上表面411下之通道區42中，且輕摻雜區47介於後續的製程步驟所形成的源極45與汲極46之間，輕摻雜區47導電型為N型，且其N型雜質濃度低於通道區42之N型雜質濃度。在本實施例中，輕摻雜區47完全位於後續的製程步驟所形成的源極45與閘極44之間，且不位於源極45正下方，也不位於閘極44正下方。
需說明的是，形成輕摻雜區47的離子植入製程步驟，將P型雜質植入N型通道區42，以降低部分通道區42中N型雜質濃度，這是利用半導體的補償效應。
接著，請繼續參閱第4G與4H圖，例如但不限於以氧化製程形成隔絕區48，其例如為如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可以為淺溝槽絕緣(shallow trench isolation,STI)結構。需說明的是，複數隔絕區48例如形成於上表面411上，分別介於後續製程所形成之源極45與閘極44之間，以及閘極44與汲極46之間；其中第4G顯示上視示意圖，第4H圖顯示第4G圖中CC’切線的剖視示意圖。
接著，如第4I與4J圖所示，例如但不限於以微影製程形成光阻層(未示出)為遮罩，定義閘極44，並以離子植入製程，將P型雜質，以加速離子的形式，植入定義的區域內，而形成閘極44於上表面411下之場區43中，而形成導電型為P型的閘極44。接著，例如但不限於以微影製程形成光阻層(未示出)為遮罩，定義源極45與汲極46，並以離子植入製程，將N型雜質，以加速離子的形式，植入定義的區域內，而形成源極45與汲極46於上表面411下之通道區42中，而形 成導電型為N型的源極45與汲極46，且源極45與汲極46皆不位於場區43中。其中，汲極46與源極45分別位於場區43不同側，且彼此不互相重疊；其中第4I顯示上視示意圖，第4J圖顯示第4I圖中CC’切線的剖視示意圖。
第4K圖顯示在第4J圖中，沿虛線ZZ’的N型雜質濃度相對於位置的分布圖。由於輕摻雜區47利用半導體的補償效應，將P型雜質植入輕摻雜區47，使得通道區42中在輕摻雜區47的N型雜質濃度，相較於通道區42的其他部分低，以調整接面場效電晶體400的夾止電壓。
第5圖舉例顯示根據本發明之輕摻雜區寬度與JFET夾止電壓的關係。以第一個實施例為例，其中橫軸示意輕摻雜區27寬度，縱軸示意JFET 200的夾止電壓。如圖所示，根據本發明所調整的輕摻雜區27寬度，可以調整JFET 200的夾止電壓，並且不需要如先前技術，使用多重製程步驟，所需的製造成本降低。
第6A-6C圖舉例顯示先前技術JFET的不導通崩潰電壓(OFF breakdown voltage)、臨界電壓(threshold voltage)、與導通饋電壓(ON breakdown voltage)。第7A-7C圖舉例顯示根據本發明，在與第6A-6C所舉的例子中之同一基板上，所形成的一個JFET實施例之不導通崩潰電壓(OFF breakdown voltage)、臨界電壓(threshold voltage)、與導通饋電壓(ON breakdown voltage)。比較第6A與7A圖，顯示上述兩JFET的不導通崩潰電壓，皆約為48V。比較第6B與7B圖，顯示上述兩JFET的臨界電壓，先前技術JFET約為-4V，而利用本發明之JFET約為-2.7V，說明可利用本發明在相同基板上，利用相同製程步驟，形成不同臨界電壓的JFET。比較第6C與7C圖，顯示上述兩JFET的導通崩潰電壓，皆約略高於50V，表示利用本發明，除了改變臨界電壓外，並不影響JFET的其他電性特徵。
需說明的是，第一導電型與第二檔電型可以為P型或N型，當第一導電型為P型時，第二導電型為N型；第一導電型為N型時，第二導電型為P型。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。

Claims (6)

  1. 一種接面場效電晶體製造方法，包含： 提供一基板，具有第一導電型，且該基板具有一上表面； 以一第一離子植入製程步驟，將第二導電型雜質，植入於該上表面下之該基板中，以形成一通道區，該通道區具有與該第一導電型相反之第二導電型； 形成一場區於該上表面下之該通道區中，該場區具有第一導電型； 形成一閘極於該上表面下之該場區中，該閘極具有第一導電型； 形成一源極於該上表面下之該通道區中，該源極具有第二導電型，且不位於該場區中； 形成一汲極於該上表面下之該通道區中，該汲極具有第二導電型，且不位於該場區中，該汲極與該源極分別位於該場區不同側，且不互相重疊；以及 以一第二離子植入製程步驟，將第一導電型雜質，植入於該上表面下之部分該通道區中，以形成一輕摻雜區於該通道區中且介於該源極與該汲極之間，該輕摻雜區具有第二導電型，且其第二導電型雜質濃度低於該通道區之第二導電型雜質濃度。
  2. 如申請專利範圍第1項所述之接面場效電晶體製造方法，更包含：形成複數隔絕區於該上表面上，分別介於該源極與該閘極、以及該閘極與該汲極之間。
  3. 如申請專利範圍第2項所述之接面場效電晶體製造方法，其中該隔絕區包括一區域氧化(local oxidation of silicon, LOCOS)結構或一淺溝槽絕緣(shallow trench isolation, STI)結構。
  4. 如申請專利範圍第1項所述之接面場效電晶體製造方法，其中該輕摻雜區完全位於該閘極正下方。
  5. 如申請專利範圍第1項所述之接面場效電晶體製造方法，其中該輕摻雜區位於該源極與該閘極之間，且不位於該源極正下方，也不位於該閘極正下方。
  6. 如申請專利範圍第1項所述之接面場效電晶體製造方法，其中該輕摻雜區位於該汲極與該閘極之間，且不位於該汲極正下方，也不位於該閘極正下方。
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