KR20140002478A - 웰 영역들을 갖는 집적 회로 디바이스들 및 그 형성방법 - Google Patents

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Abstract

방법은 기판에서 제1 도전 유형의 딥 웰 영역을 형성하는 단계, 제1 게이트를 형성하기 위해 딥 웰 영역의 일부분을 임플란트하는 단계, 및 웰 영역을 형성하기 위해 딥 웰 영역을 임플란트하는 단계를 포함한다. 웰 영역과 제1 게이트는 제1 도전 유형과는 상반되는 제2 도전 유형을 갖는다. 제1 게이트 위에 제1 도전 유형의 채널 영역을 형성하기 위한 임플란트가 수행된다. 채널 영역 위에 있는 딥 웰 영역의 일부분은 제2 도전 유형의 제2 게이트를 형성하도록 임플란트된다. 제2 게이트의 양측면들 상에서 제1 도전 유형의 소스 영역과 드레인 영역을 형성하기 위해 소스/드레인 임플란트가 수행된다. 소스 영역과 드레인 영역은 채널 영역에 연결되고, 채널 영역 및 제1 게이트와 오버랩한다.

Description

웰 영역들을 갖는 집적 회로 디바이스들 및 그 형성방법{INTEGRATED CIRCUIT DEVICES WITH WELL REGIONS AND METHODS FOR FORMING THE SAME}
본 발명은 다양한 디바이스들을 형성하기 위해 이용될 수 있는 집적 회로 구조물 및 그 형성방법에 관한 것이다.
집적 회로는 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스, 다이오드, 캐패시터, 배랙터, 저항기 등을 포함한다.
이러한 디바이스들이 동일한 반도체 칩들에서 형성될 수 있도록 이러한 디바이스들의 형성 공정들은 통합될 필요가 있다.
실시예들에 따르면, 방법은 기판에서 제1 도전 유형의 딥 웰 영역을 형성하는 단계, 제1 게이트를 형성하기 위해 딥 웰 영역의 일부분을 임플란트하는 단계, 웰 영역을 형성하기 위해 딥 웰 영역을 임플란트하는 단계를 포함한다. 웰 영역과 제1 게이트는 제1 도전 유형과는 상반되는 제2 도전 유형을 갖는다. 딥 웰 영역은 제1 게이트의 끝에 연결된 일부분을 포함한다. 제1 게이트 위에 채널 영역을 형성하기 위한 임플란트가 수행되며, 채널 영역은 제1 도전 유형을 갖는다. 채널 영역 위에 있는 딥 웰 영역의 일부분은 제2 도전 유형의 제2 게이트를 형성하도록 임플란트된다. 소스/드레인 임플란트는 제2 게이트의 양측면들 상에서 소스 영역과 드레인 영역을 형성하도록 수행된다. 소스 영역과 드레인 영역은 제1 도전 유형을 가지며, 채널 영역에 연결된다. 소스 영역과 드레인 영역은 채널 영역 및 제1 게이트와 오버랩한다.
다른 실시예들에 따르면, 방법은 기판에서 제1 도전 유형의 딥 웰 영역을 형성하는 단계, 바닥 게이트를 형성하기 위해 딥 웰 영역의 중간 부분을 임플란트하는 단계, 및 기판의 윗면으로부터 바닥 게이트로 연장하는 웰 링(well ring)을 형성하도록 딥 웰 영역을 임플란트하는 단계를 포함한다. 웰 링과 바닥 게이트는 제1 도전 유형과는 상반되는 제2 도전 유형을 갖는다. 웰 링은 바닥 게이트를 에워싼다. 바닥 게이트와 접촉하면서 바닥 게이트 위에 있는 딥 웰 영역의 일부분은 제1 도전 유형의 채널 영역을 형성하도록 임플란트된다. 채널 영역 위에 있는 딥 웰 영역의 일부분은 제2 도전 유형의 최상단 게이트를 형성하도록 임플란트된다. 최상단 게이트의 양측면들 상에서 제1 소스 영역과 제1 드레인 영역을 형성하도록 소스/드레인 임플란트가 수행되며, 소스 영역과 드레인 영역은 제1 도전 유형을 가지며, 채널 영역에 연결된다. 제1 소스 영역과 제1 드레인 영역은 채널 영역 및 바닥 게이트와 오버랩한다. 제1 소스/드레인 임플란트 이후, MOS 디바이스의 게이트 스택이 기판 위에 형성된다. 게이트 스택을 형성한 후, MOS 디바이스를 위한 제2 소스 및 드레인 영역들을 형성하도록 제2 소스/드레인 임플란트가 수행된다.
또다른 실시예들에 따르면, 디바이스는 기판 내의 제1 도전 유형의 딥 웰 영역, 딥 웰 영역 내의 바닥 게이트, 및 기판의 윗면으로부터 바닥 게이트로 연장하는 웰 영역을 포함한다. 웰 영역과 바닥 게이트는 제1 도전 유형과는 상반되는 제2 도전 유형을 갖는다. 제1 도전 유형의 채널 영역은 바닥 게이트와 접촉하면서 바닥 게이트 위에 배치된다. 제2 도전 유형의 최상단 게이트는 채널 영역 위에 배치되고 채널 영역과 함께 p-n 접합을 형성한다. 소스 영역과 드레인 영역은 최상단 게이트의 양측면 상에 있다. 소스 영역과 드레인 영역은 제1 도전 유형을 가지며, 채널 영역에 연결된다. 소스 영역과 드레인 영역은 채널 영역 및 바닥 게이트와 오버랩한다.
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실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 10은 몇몇의 예시적인 실시예들에 따른 집적 회로 구조물의 제조에 있어서의 중간 단계들의 단면도들이다.
도 11 내지 도 15는 예시적인 실시예들에 따른 다양한 디바이스들의 단면도들을 나타낸다.
도 16 내지 도 23은 예시적인 실시예들에 따른 다양한 레이아웃들을 나타낸다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
다양한 디바이스들을 형성하기 위해 이용될 수 있는 집적 회로 구조물 및 그 형성방법이 예시적인 실시예들에 따라 제공된다. 집적 회로 구조물을 형성하는 중간 단계들이 도시된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 번호들은 동일한 엘리먼트들을 지정하는데 이용된다. 도시된 예시적인 실시예들은 p형 바닥 및 최상단 게이트들과 n형 채널을 갖는 집적 회로 구조물을 형성하는 방법들을 제공하지만, 본 교시내용은 각각의 도핑된 반도체 영역들의 도전 유형들을 반전시켜서, n형 바닥 및 최상단 게이트들과 p형 채널의 형성에도 손쉽게 이용가능하다는 것을 본 업계의 당업자는 알 것이다.
도 1은 웨이퍼(10)의 일부일 수 있는, 기판(20)의 윗면에서의 격리 영역들(22)의 형성을 도시한다. 기판(20)은 실리콘 기판일 수 있는 반도체 기판이지만, 게르마늄, 실리콘 게르마늄, Ⅲ-Ⅴ족 화합물 반도체 물질들 등과 같은 다른 반도체 물질들이 이용될 수 있다. 격리 영역들(22)은 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들일 수 있으며, 이에 따라 이것을 본 설명에 걸쳐 STI 영역들(22)이라고 칭하겠지만, 격리 영역들(22)은 필드 산화물들과 같은 다른 유형들일 수도 있다. 딥 n웰 영역(24)이 기판(20)에서 형성된다. 몇몇의 실시예들에서, 딥 n웰 영역(24)의 형성은 포토레지스트(26)의 형성, 및 인, 인듐 등과 같은 n형 불순물의 기판(20) 내로의 임플란트(implanting)를 포함한다. 그 후, 포토레지스트(26)를 제거한다. 딥 n웰 영역(24)의 바닥면은 STI 영역들(22)의 바닥면보다 낮다. 딥 n웰 영역(24)에서의 예시적인 불순물 농도는 약 1E13/㎤와 약 1E15/㎤ 사이이다.
도 2를 참조하면, p형일 수 있는 매립된 웰 영역(28)이 형성된다. 설명 전반에 걸쳐, 매립된 웰 영역(28)은 몇몇의 예시적인 실시예들에서 결과적인 전계 효과 트랜지스터(Field-Effect Transistor; FET) 디바이스의 바닥 게이트로서 역할을 할 수 있기 때문에, 이것을 바닥 게이트(28)라고 달리 칭한다. 바닥 게이트 형성은 포토레지스트(30)를 형성하고 패턴화하는 것, 및 p형 불순물을 딥 n웰 영역(24)의 중간 레벨 내에 임플란트하는 것을 포함한다. 그 후, 포토레지스트(30)를 제거한다. 몇몇의 실시예들에서, 바닥 게이트(28)는 예컨대, 약 0.1㎛와 약 1㎛ 사이일 수 있는 거리(D1)만큼 STI 영역들(22)의 바닥들로부터 이격되어 있다. 그러나, 설명 전반에 걸쳐 언급된 값들은 단지 예시적인 것에 불과하며, 이 값들은 다른 값들로 변경될 수 있다는 것을 알 것이다.
다음으로, 도 3에서 도시된 바와 같이, p웰 영역들(32)은 임플란트 단계를 통해 형성되며, 포토레지스트(34)는 임플란트 마스크로서 이용된다. 임플란트의 에너지는 p웰 영역들(32)이 바닥 게이트(28)와 접촉하도록 제어된다. p웰 영역들(32)은 기판(20)의 최상단으로부터 딥 n웰 영역(24) 내로 연장할 수 있다. p웰 영역들(32)은 복수 형태로 칭해지지만, 도 3에서의 구조물의 평면에서 바라봤을 때, 도시된 p웰 영역들(32)은 동일한 연속적인 p웰 영역(32)의 일부분들일 수 있으며, 이것은 평면도에서 바라봤을 때에 완전한 링으로 형성될 수 있다. 몇몇의 실시예들에서, p웰 영역(32)의 링과 바닥 게이트(28)는 조합 형태로 링 내부의 n형 영역들을 링의 외부와 바닥 게이트(28) 아래에 있는 기판(20)의 다른 부분들로부터 격리시킨다. 몇몇의 실시예들에서 p웰 영역(32)은 바닥 게이트(28)의 불순물 농도와 유사한 p형 불순물 농도를 갖지만, p형 불순물 농도는 또한 바닥 게이트(28)의 불순물 농도보다 크거나 또는 이보다 작을 수 있다.
도 4는 p형 픽업 영역들(36)의 형성을 도시하며, p형 픽업 영역들(36)은 다시 임플란트 단계를 통해 형성될 수 있으며, 이 때 포토레지스트(35)가 임플란트 마스크로서 이용된다. p형 픽업 영역들(36)은 또한 도 4에서 도시된 구조물의 평면도에서 바라봤을 때 링을 형성할 수 있다. 몇몇의 예시적인 실시예들에서, p형 픽업 영역들(36)은 약 1019/㎤와 약 1021/㎤ 사이의 p형 불순물 농도를 갖는다.
도 5는 채널 영역(42)의 형성을 도시하며, 채널 영역(42)은 임플란트를 통해 형성될 수 있으며, 이 때 포토레지스트(40)가 임플란트 마스크로서 이용될 수 있다. 채널 영역(42)의 형성은 바닥 게이트(28)를 형성할 때와 동일한 리소그래피 마스크를 이용하여 수행될 수 있다. 따라서, 채널 영역(42)은 바닥 게이트(28)와 오버랩되고 이에 정렬될 수 있다. 임플란트 단계에서, 추가적인 n형 불순물들이 바닥 게이트(28) 위에 있는 영역에 임플란트되며, 따라서 채널 영역(42)의 불순물 농도는 예컨대 약 1E13/㎤와 약 1E14/㎤ 사이의 희망하는 레벨로 조정된다. 채널 영역(42) 및 아래에 있는 바닥 게이트(28)는 p-n 접합을 형성한다.
도 6을 참조하면, n형 소스/드레인 강화 영역들(48)(소스/드레인 영역들이라고도 칭한다)은 임플란트 단계를 통해 형성되고, 이 경우 포토레지스트(46)는 임플란트 마스크로서 형성된다. n형 소스/드레인 강화 영역들(48)은 약 1E13/㎤와 약 1E15/㎤ 사이의 n형 불순물 농도를 가질 수 있다. 그러는 동안에, 딥 n웰 픽업 영역들(49)이 또한 형성된다.
다음으로, 도 7에서 도시된 바와 같이, n형 금속 산화물 반도체(N-type Metal-Oxide-Semiconductor; NMOS) 디바이스(100)와 p형 금속 산화물 반도체(P-type Metal-Oxide-Semiconductor; PMOS) 디바이스(200)의 몇몇 컴포넌트들이 형성된다. NMOS 디바이스(100)는 게이트 스택(110)을 포함하는데, 이 게이트 스택(110)은 게이트 유전체(102), 게이트 전극(104), 하드 마스크층(106), 및 게이트 스페이서들(108)을 포함한다. n형들인, 약하게 도핑된 드레인/소스(Lightly Doped Drain/source; LDD) 영역들(112)이 또한 예컨대 임플란트를 통해 기판(20)에서 형성된다. p형들인, 헤일로/포켓 영역들(114)이 또한 형성될 수 있다. PMOS 디바이스(200)는 게이트 스택(210)을 포함하는데, 이 게이트 스택(210)은 게이트 유전체(202), 게이트 전극(204), 하드 마스크층(206), 및 게이트 스페이서들(208)을 포함한다. p형들인, 약하게 도핑된 드레인/소스(LDD) 영역들(212)이 또한 예컨대 임플란트를 통해 기판(20)에서 형성된다. n형들인, 헤일로/포켓 영역(214)이 또한 형성될 수 있다. 또한, 웰 영역(215)은 PMOS 디바이스(200)를 위해 형성될 수 있다. 게이트 유전체들(102/202), 게이트 전극들(104/204), 및 하드 마스크층들(106/206)의 형성은 게이트 유전체층, 게이트 전극층, 및 하드 마스크층을 블랭킷 증착하고, 그 후 블랭킷층들을 패턴화하는 것을 포함할 수 있다.
실시예들에 따르면, n형 소스/드레인 강화 영역들(48)(도 6) 및/또는 채널 영역(42)(도 5)의 형성은 도 7에서와 같이 MOS 디바이스 컴포넌트들의 형성 이전에 수행된다. MOS 디바이스들(100, 200)의 형성은 어닐링과 같은 복수의 열 공정들을 포함하기 때문에, n형 소스/드레인 강화 영역들(48) 및 채널 영역(42)에서의 불순물들은 열 공정들 동안에 확산되고, 이에 따라 n형 소스/드레인 강화 영역들(48)에서의 불순물들은 아래에 있는 영역들로 확산될 수 있다. 이것은 소스/드레인 강화 영역들(48)과 채널 영역(42)간의 연결을 향상시킬 수 있고, 그 결과 각각의 저항의 감소를 초래시킨다.
도 8은 PMOS 디바이스(200)를 위한 소스/드레인 영역들(216)의 형성을 도시한다. 임플란트되지 않는 영역들을 마스킹하기 위해 포토레지스트(52)가 형성된다. 소스/드레인 영역들(216)의 형성 동안, p형 픽업 영역들(36)은 각자의 불순물 농도를 증가시키기 위해 다시 동시적으로 임플란트될 수 있다. 대안적인 실시예들에서, p형 픽업 영역들(36)은 소스/드레인 영역들(216)이 형성될 때 임플란트되지 않는다. 더 나아가, 채널 영역(42) 위에 있는 영역은 p형인, 최상단 게이트(53)를 형성하도록 임플란트된다. 최상단 게이트(53)는 채널 영역(42)과 접촉하며, 채널 영역(42)과 함께 p-n 접합을 형성한다.
도 9는 NMOS 디바이스(100)를 위한 소스/드레인 영역들(116)의 형성을 도시한다. 임플란트되지 않는 영역들을 마스킹하기 위해 포토레지스트(54)가 형성된다. 소스/드레인 영역들(116)의 형성 동안, 소스/드레인 강화 영역들(48)은 각자의 불순물 농도를 증가시키기 위해 다시 동시적으로 임플란트될 수 있다. 대안적인 실시예들에서, 소스/드레인 강화 영역들(48)은 소스/드레인 영역들(116)이 형성될 때 임플란트되지 않는다. 결과적인 구조물에서, 소스/드레인 강화 영역들(48)의 불순물 농도는 더욱 증가된다. 소스/드레인 강화 영역들(48)을 이후부터는 소스/드레인 영역들(56)이라고 칭하며, 이것은 소스 영역(56A)과 드레인 영역(56B)을 포함한다.
다음으로, 도 10에서 도시된 바와 같이, 도핑된 영역들(36, 49, 53, 56)과 각자의 이웃해 있는 STI 영역들(22) 사이의 계면들을 덮도록 저항 보호 산화물(Resistive Protection Oxide; RPO) 영역들(58)이 형성된다. RPO 영역들(58)은 접촉 플러그들(미도시됨)의 후속 형성에서 야기된 바람직하지 않은 에칭으로부터 계면 영역들을 보호할 수 있고, 이것은 계면 영역들에서 발생하는 누설 전류들을 감소시키는데 도움을 줄 수 있다. 후속 공정 단계들에서, 하드 마스크층들(106, 206)(도 9에서 표시됨)은 제거된다. 실리사이드 영역들, 접촉 플러그들, 층간 유전체(Inter-Layer Dielectric; ILD), 금속층들(미도시됨) 등과 같은 추가적인 영역들이 형성된다.
도 10에서 도시된 바와 같이, 소스/드레인 영역들(56)은 채널 영역(42)과 동일한 도전 유형을 갖고, 채널 영역(42)에 전기적으로 결합된 소스 영역(56A) 및 드레인 영역(56B)을 포함한다. 소스 영역(56A) 및 드레인 영역(56B)은 또한 소스/드레인 영역들(56)과 상반된 도전 유형을 갖는 최상단 게이트(53)에 의해 서로 이격된다. 바닥 게이트(28)는 p웰 픽업 영역들(36)과 p웰 영역들(32)을 통해 액세스될 수 있다. 예를 들어, 전압을 p웰 픽업 영역들(36)에 인가함으로써 전압은 바닥 게이트(28)에 인가될 수 있다.
도 10에서 도시된 구조물은 접합 FET(Junction FET; JFET) 디바이스들, 배랙터들, 저항기들, 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)들, 다이오드들 등과 같은 다양한 집적 회로 디바이스들을 형성하는데 이용될 수 있다. 이러한 디바이스들의 형성 공정들은 동일한 공정 단계들을 공유하기 때문에, 제조 비용은 감소된다. 도 11 내지 도 15는 도 10에서 도시된 구조물로부터 형성된 몇몇의 예시적인 디바이스들을 나타낸다. 접촉 플러그들, 금속선들, 비아들 등을 포함할 수 있는 전기적 연결부들이 상이함에 따라, 도 11 내지 도 15에서 도시된 바와 같이 결과적인 디바이스들이 상이하다는 점을 제외하고, 도 11 내지 도 15에서의 디바이스들의 형성은 도 10에서 도시된 구조물로부터 모두 시작할 수 있다. 전기적 연결부들은 도 11 내지 도 15에서 선들로 기호표시된다.
도 11을 참조하면, JFET(220)가 형성되며, 이것은 소스 영역(56A), 드레인 영역(56B), 최상단 게이트(53), 및 바닥 게이트(28)를 포함한다. 채널 영역(42)은 최상단 게이트(53)와 바닥 게이트(28)에 의해 제어된다. 최상단 게이트(53)와 바닥 게이트(28)상에 각각 인가되는 전압들(VG1, VG2)을 조정함으로써, 채널 영역(42)에서의 채널은 최상단 게이트와 채널 영역(42) 사이에서 형성된 공핍 영역, 및 바닥 게이트(28)와 채널 영역(42) 사이에서 형성된 공핍 영역에 의해 턴 온되거나 또는 핀치 오프(pinch off)될 수 있다. 채널에 흐르는 전류(I)가 도시된다. 비록 도시되고 있지는 않지만, 전압들(VG1, VG2)을 제공하기 위해 전압원이 최상단 게이트(53)와 바닥 게이트(28)에 연결될 수 있다.
도 12를 참조하면, 배랙터들(302, 304, 306)이 형성된다. 예를 들어, 소스 영역(56A)과 드레인 영역(56B)은 단락될 수 있다. 따라서, 배랙터(302)는 최상단 게이트(53)와 채널 영역(42) 사이에서 형성되며, 소스/드레인 영역들(56) 및 채널 영역(42)은 캐패시터 전극으로서 이용되고, 최상단 게이트(53)는 또다른 캐패시터 전극으로서 역할을 한다. 배랙터(304)는 바닥 게이트(28)/p웰 영역들(32)과 채널 영역(42) 사이에서 형성되며, 소스/드레인 영역들(56) 및 채널 영역(42)은 캐패시터 전극으로서 이용되고, 바닥 게이트(28) 또는 p웰 영역들(32)은 또다른 캐패시터 전극을 형성한다. 더 나아가, 바닥 게이트(28)/p웰 영역들(32)은 또한 딥 n웰 영역(24)과 함께 배랙터들(306)을 형성할 수 있으며, 이 경우 배랙터들(306)에 액세스하기 위해 픽업 영역들(49)이 이용된다.
도 13에서, 저항기들(402 및/또는 404)이 형성될 수 있다. 예를 들어, 채널 영역(42)은 소스 영역(56A)과 드레인 영역(56B) 사이에 결합된 저항기(402)를 형성한다. 더 나아가, 바닥 게이트(28)는 두 개의 분리된 p웰 픽업 영역들(36) 사이에 결합된 저항기(404)를 형성할 수 있다. 하지만, 이러한 실시예들에서, 저항기(404)의 양끝에 연결된 p웰 영역들(32)은 p웰 링보다는 분리된 p웰 영역들이다. 더 나아가, 저항기(404)의 양끝에 연결된 p웰 픽업 영역들(36)은 또한 p웰 링보다는 분리된 p웰 영역들이다.
도 14에서, 다이오드들(502, 504, 506)이 형성된다. 다이오드(502)는 최상단 게이트(53)와 채널 영역(42) 사이에서 형성되며, 소스/드레인 영역들(56)은 캐소드 픽업으로서 이용될 수 있다. 다이오드(504)는 바닥 게이트(28)와 채널 영역(42) 사이에서 형성되며, 소스/드레인 영역들(56)은 캐소드 픽업으로서 이용되고, p웰 픽업 영역들(36)은 애노드 픽업으로서 이용된다. 다이오드(506)는 바닥 게이트(28)와 딥 n웰 영역(24) 사이에서 형성되며, p웰 픽업 영역들(36)은 애노드 픽업으로서 이용될 수 있고, 딥 n웰 픽업 영역들(49)은 캐소드 픽업으로서 이용될 수 있다.
도 15에서, PNP BJT(602)가 형성되며, 여기서 채널 영역(42)은 베이스이고, 소스/드레인 영역들(56)은 베이스 픽업 영역들이다. 최상단 게이트(53)와 바닥 게이트(28) 중 하나는 PNP BJT(602)의 이미터이고, 나머지 다른 하나는 콜렉터이다. NPN BJT(604)가 또한 형성되며, 여기서 p웰 영역들(32)과 바닥 게이트(28)는 베이스이다. 소스/드레인 영역들(56)은 이미터와 콜렉터 중 하나로서 역할을 하며, 딥 n웰 영역(24)은 이미터와 콜렉터 중의 나머지 다른 하나로서 역할을 한다.
도 16 내지 도 23은 도 10 내지 도 15에서 도시된 집적 회로 구조물의 예시적인 레이아웃들이다. 집적 회로 구조물들이 레이아웃될 수 있는 방법은 보다 다양할 수 있으며, 이러한 다양성들은 또한 다양한 실시예들의 범위에 있다는 것을 알 것이다. 도 16 내지 도 23에서, 채널 영역(42)과 바닥 게이트(28)는 점선들을 이용하여 표시된다.
도 16과 도 17을 참조하면, 비대칭적인 레이아웃들이 도시되는데, 여기서 드레인 영역(56B)과 최상단 게이트(53)간의 간격(S1)은 소스 영역(56A)과 최상단 게이트(53)간의 간격(S2)과는 상이하다. 최상단 게이트(53)는 p웰 픽업 영역(36)으로부터 연결되어 있지 않고, 따라서 바닥 게이트(28)로부터 연결되어 있지 않지만, 대안적인 실시예들에서 최상단 게이트(53)는 또한 도 18 및 도 19와 마찬가지로, p웰 픽업 영역(36)에 연결될 수 있다. 도 16에서, 하나의 최상단 게이트(53), 하나의 소스 영역(56A) 및 하나의 드레인 영역(56B)이 형성된다. 도 17에서, 두 개의 최상단 게이트들(53), 두 개의 소스 영역들(56A) 및 하나의 드레인 영역(56B)이 형성된다.
도 18과 도 19를 참조하면, 대칭적인 레이아웃들이 도시되는데, 여기서 드레인 영역(56B)과 최상단 게이트(53)간의 간격(S1)은 소스 영역(56A)과 최상단 게이트(53)간의 간격(S2)과 실질적으로 동일하다. 이러한 실시예들에서 최상단 게이트(53)는 p웰 픽업 영역(36)에 연결되어 있고, 따라서 바닥 게이트(28)에 연결되어 있지만, 대안적인 실시예들에서 최상단 게이트(53)는 또한 도 16 및 도 17과 마찬가지로, p웰 픽업 영역(36)으로부터 연결되지 않을 수 있다. 도 18에서, 하나의 최상단 게이트(53), 하나의 소스 영역(56A) 및 하나의 드레인 영역(56B)이 형성된다. 도 19에서, 두 개의 최상단 게이트들(53), 두 개의 소스 영역들(56A) 및 하나의 드레인 영역(56B)이 형성된다.
도 20 내지 도 23에서, 최상단 게이트(53), 소스 영역(56A) 및 p웰 픽업 영역(36) 각각은 드레인 영역(56B)을 에워싸는 링을 형성하며, 외각 링들은 내부 링들을 에워싼다. 도 20은 대칭적인 구조물을 도시하는데, 여기서 드레인 영역(56B)과 최상단 게이트(53)간의 간격(S1)은 소스 영역(56A)과 최상단 게이트(53)간의 간격(S2)과 실질적으로 동일하다. 도 21은 비대칭적인 구조물을 도시하는데, 여기서 드레인 영역(56B)과 최상단 게이트(53)간의 간격(S1)은 소스 영역(56A)과 최상단 게이트(53)간의 간격(S2)과는 상이하다. 도 22는 예컨대 STI 영역들(22)에 의해 서로 이격된 복수의 드레인 영역들(56B)을 도시한다. 복수의 드레인 영역들(56B)은 단일 드레인 영역으로서 상호연결될 수 있거나, 또는 상이한 전압들과 노드들에 연결되기 위해 서로 연결되지 않을 수 있다. 도 23은 듀얼 게이트 구조물을 도시하며, 여기서는 상이한 전압들로 인가될 수 있고 및/또는 상이한 노드들에 연결될 수 있는, 두 개의 최상단 게이트들(53A, 53B)이 존재한다. 양쪽의 최상단 게이트들(53A, 53B)은 각각의 집적 회로 구조물의 동작에 영향을 미칠 수 있다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (12)

  1. 방법에 있어서,
    기판에서 제1 도전 유형의 딥 웰 영역을 형성하는 단계;
    제1 게이트를 형성하기 위해 상기 딥 웰 영역의 일부분을 임플란트(implanting)하는 단계;
    웰 영역을 형성하기 위해 상기 딥 웰 영역을 임플란트하는 단계로서, 상기 웰 영역과 상기 제1 게이트는 상기 제1 도전 유형과는 상반되는 제2 도전 유형을 가지며, 상기 딥 웰 영역은 상기 제1 게이트의 끝에 연결된 일부분을 포함한 것인, 상기 딥 웰 영역을 임플란트하는 단계;
    상기 제1 게이트 위에서, 상기 제1 도전 유형을 갖는 채널 영역을 형성하기 위한 임플란트를 수행하는 단계;
    상기 제2 도전 유형의 제2 게이트를 형성하기 위해 상기 채널 영역 위에 있는 상기 딥 웰 영역의 일부분을 임플란트하는 단계; 및
    상기 제2 게이트의 양측면들 상에서 제1 소스 영역과 제1 드레인 영역을 형성하기 위한 제1 소스/드레인 임플란트를 수행하는 단계
    를 포함하며,
    상기 제1 소스 영역과 상기 제1 드레인 영역은 상기 제1 도전 유형을 갖고, 상기 채널 영역에 연결되며,
    상기 제1 소스 영역과 상기 제1 드레인 영역은 상기 채널 영역 및 상기 제1 게이트와 오버랩하는 것인, 방법.
  2. 제1항에 있어서, 상기 제1 소스/드레인 임플란트 이후, 상기 기판 위에서 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스를 위한 게이트 스택을 형성하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서, 상기 게이트 스택을 형성한 후, 상기 MOS 디바이스를 위한 제2 소스/드레인 영역들을 형성하기 위한 제2 소스/드레인 임플란트를 수행하는 단계를 더 포함하며, 상기 제1 소스 영역과 상기 제1 드레인 영역은 상기 제2 소스/드레인 임플란트 동안에 추가로 임플란트되는 것인, 방법.
  4. 방법에 있어서,
    기판에서 제1 도전 유형의 딥 웰 영역을 형성하는 단계;
    바닥 게이트를 형성하기 위해 상기 딥 웰 영역의 일부분을 임플란트(implanting)하는 단계;
    상기 기판의 윗면으로부터 상기 바닥 게이트로 연장하는 웰 링(well ring)을 형성하기 위해 상기 딥 웰 영역을 임플란트하는 단계로서, 상기 웰 링과 상기 바닥 게이트는 상기 제1 도전 유형과는 상반되는 제2 도전 유형을 가지며, 상기 웰 링은 상기 바닥 게이트를 에워싸는 것인, 상기 딥 웰 영역을 임플란트하는 단계;
    상기 제1 도전 유형의 채널 영역을 형성하기 위해 상기 바닥 게이트와 접촉하면서 상기 바닥 게이트 위에 있는 상기 딥 웰 영역의 일부분을 임플란트하는 단계;
    상기 제2 도전 유형의 최상단 게이트를 형성하기 위해 상기 채널 영역 위에 있는 상기 딥 웰 영역의 일부분을 임플란트하는 단계;
    상기 최상단 게이트의 양측면들 상에서 제1 소스 영역과 제1 드레인 영역을 형성하기 위한 제1 소스/드레인 임플란트를 수행하는 단계로서, 상기 제1 소스 영역과 상기 제1 드레인 영역은 상기 제1 도전 유형을 갖고 상기 채널 영역에 연결되며, 상기 제1 소스 영역과 상기 제1 드레인 영역은 상기 채널 영역 및 상기 바닥 게이트와 오버랩하는 것인, 상기 제1 소스/드레인 임플란트 수행 단계;
    상기 제1 소스/드레인 임플란트 이후, 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스의 게이트 스택을 상기 기판 위에서 형성하는 단계; 및
    상기 게이트 스택을 형성한 후, 상기 MOS 디바이스의 제2 소스 및 드레인 영역들을 형성하기 위한 제2 소스/드레인 임플란트를 수행하는 단계
    를 포함하는, 방법.
  5. 제4항에 있어서, 상기 채널 영역과 상기 바닥 게이트는 동일한 리소그래피 마스크를 이용하여 임플란트되는 것인, 방법.
  6. 디바이스에 있어서,
    기판 내의 제1 도전 유형의 딥 웰 영역;
    상기 딥 웰 영역 내의 바닥 게이트;
    상기 기판의 윗면으로부터 상기 바닥 게이트로 연장하는 웰 영역으로서, 상기 웰 영역과 상기 바닥 게이트는 상기 제1 도전 유형과는 상반되는 제2 도전 유형을 갖는 것인, 상기 웰 영역;
    상기 바닥 게이트와 접촉하면서 상기 바닥 게이트 위에 있는 상기 제1 도전 유형의 채널 영역;
    상기 채널 영역 위에 있고 상기 채널 영역과 함께 p-n 접합을 형성하는 상기 제2 도전 유형의 최상단 게이트; 및
    상기 최상단 게이트의 양측면 상에 있는 소스 영역과 드레인 영역
    을 포함하며,
    상기 소스 영역과 상기 드레인 영역은 상기 제1 도전 유형을 갖고, 상기 채널 영역에 연결되며,
    상기 소스 영역과 상기 드레인 영역은 상기 채널 영역 및 상기 바닥 게이트와 오버랩하는 것인, 디바이스.
  7. 제6항에 있어서, 상기 웰 영역은 상기 채널 영역, 상기 최상단 게이트, 상기 소스 영역, 및 상기 드레인 영역을 에워싸는 링(ring)을 형성하는 것인, 디바이스.
  8. 제6항에 있어서, 상기 최상단 게이트, 상기 웰 영역, 상기 소스 영역, 상기 드레인 영역, 및 상기 바닥 게이트는 접합 전계 효과 트랜지스터(Junction Field Effect Transistor; JFET)를 형성하며, 상기 최상단 게이트와 상기 바닥 게이트는 상기 채널 영역을 핀치 오프(pinch off)하도록 구성된 것인, 디바이스.
  9. 제6항에 있어서, 배랙터를 형성하도록 상기 최상단 게이트, 상기 웰 영역, 상기 소스 영역, 상기 드레인 영역, 및 상기 바닥 게이트에 결합된 전기적 연결부들을 더 포함하며, 상기 소스 영역과 상기 드레인 영역은 상기 배랙터의 캐패시터 전극을 형성하도록 상호연결된 것인, 디바이스.
  10. 제6항에 있어서, 저항기를 형성하도록 상기 최상단 게이트, 상기 웰 영역, 상기 소스 영역, 상기 드레인 영역, 및 상기 바닥 게이트에 결합된 전기적 연결부들을 더 포함하며, 상기 바닥 게이트 또는 상기 채널 영역은 상기 저항기를 형성하는 것인, 디바이스.
  11. 제6항에 있어서, 다이오드를 형성하도록 상기 최상단 게이트, 상기 웰 영역, 상기 소스 영역, 상기 드레인 영역, 및 상기 바닥 게이트에 결합된 전기적 연결부들을 더 포함하며, 상기 채널 영역은 상기 다이오드의 캐소드와 애노드 중 제1의 하나이며, 상기 최상단 게이트 또는 상기 바닥 게이트는 상기 캐소드와 상기 애노드 중 제2의 하나인 것인, 디바이스.
  12. 제6항에 있어서, 바이폴라 접합 트랜지스터를 형성하도록 상기 최상단 게이트, 상기 웰 영역, 상기 소스 영역, 상기 드레인 영역, 및 상기 바닥 게이트에 결합된 전기적 연결부들을 더 포함하는, 디바이스.
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