KR100482950B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 npn형 BJT에서 CMOS의 삼중웰 공정을 적용하여 에미터를 n웰상에 형성하고, 베이스를 p웰상에 형성한 후, 상기 에미터와 베이스의 하부에 p형의 매립 베이스를 형성하였으므로, 기판에서의 누설전류를 감소시키고, 베이스와 깊이를 감소시킬 수 있어 전달 시간이 감소되어 전류 이득이 증가되고, 매립 베이스의 주입량과 깊이를 조절하여 적절한 순준의 BJT를 용이하게 형성할 수 있어 안정적인 전류 통로를 확보하여 소자의 특성을 향상시킬 수 있다.

Description

반도체소자 및 그 제조방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 npn 바이폴라 접합 트랜지스터(이하 BJT라 칭함)에서 삼중웰 공정을 적용하여 기판에서의 누설전류를 감소시키고, n웰을 BJT의 콜랙터로 사용하여삼중웰 공정을 적용하여 기판에서의 누설전류를 감소시키고, n웰을 BJT의 콜랙터로 사용하여 안정적인 전류 통로를 확보하여 소자의 특성을 향상시킬 수 있는 반도체소자 및 그 제조방법을 제공함에 있다.
반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 MOSFET의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택등 공정 전반의 디자인 룰이 감소되고 있으나, 게이트전극의 폭과 전기저항은 비례 관계에 있어 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용하기도 한다.
또한 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은 채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴 방지와 열전하 효과에 의한 문턱전압 변화를 방지하기 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조로 형성하는 등의 방법이 사용된다.
또한 CMOS 공정을 응용하여 형성되는 바이폴라 접합 트랜지스터(이하 BJT라 칭함)는 집적도가 낮은등 성능이 떨어져 일반 집적회로에는 거의 사용하지 않으나, CMOS에 비해 낮은 전력 소모와 높은 전류구동능력등의 장점이 있어 BJT와 CMOS를 집적하는 BiCMOS가 개발되어 사용되고 있으나, 제작 원가가 높은 단점이 있다.
도 1은 종래 기술에 따른 npn BJT의 단면도로서, 이중웰 구조의 예이다.
먼저, P형 반도체기판(10)상에 깊은 n웰(12)이 형성되어 있으며, 상기 깊은 n웰(12)의 상부 일측에 p웰(14)이 형성되어있으며, 상기 p웰(14) 둘레의 깊은 n웰(12)의 상부 타측에 상기 p웰(14)에 일정 간격 이격되어 n웰(16)이 형성되어있다.
또한 상기 p웰(14) 상부 반도체기판(10)에는 에미터와 베이스를 분리하기 위한 소자분리 산화막(18)에 형성되어있으며, 상기 p웰(14)의 중앙 부분에는 N+ 에미터(20)가 형성되어있고, 그 외곽에는 P+ 베이스(22)가 형성되어있으며, 상기 n웰(16)내에는 N+ 콜렉터(24)가 형성되어있다.
상기와 같은 종래 기술에 따른 npn BJT는 p웰을 이용하여 베이스를 형성하는데, p웰의 두께가 두꺼워 누설전류가 증가하고, 전류 통로가 안정되지 않아 우수한 성능의 BJT를 구성하기 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은
npn BJT에서 에미터를 n웰상에 형성하고, 에미터와 베이스의 하부에 p형 이온을 얇게 주입하여 매립 베이스를 형성하여 에미터에서 베이스를 통과하는 시간을 감소시켜 전류이득을 증가시키고, p웰의 크기를 감소시킬 수 있어 누설전류를 감소시키고, 안정적인 전류 통로를 확보하여 소자의 특성을 향상시킬 수 있는 반도체소자 및 그 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체소자의 특징은,
반도체기판에서 BJT로 예정되어있는 부분상에 형성되어있는 제1도전형의 깊은 웰과,
상기 깊은 웰 일측의 에미터로 예정되어있는 부분상에 형성되어있는 에미터용 제1도전형웰과,
상기 에미터용 제1도전형웰 주변의 반도체기판상에 형성되어 상기 에미터용 제1도전형 웰을 다른 부분과 분리시키는 소자분리 산화막과,
상기 소자분리 산화막 외곽의 반도체기판상에 형성되어있는 제2도전형 웰과,
상기 제2도전형 웰의 상부에 형성되어있는 고농도 제2도전형의 베이스와,
상기 제2도전형 웰과 소정 간격 이격된 반도체기판상에 형성되어있는 제1도전형의 콜렉터용 제1도전형 웰과,
상기 콜렉터용 제1도전형 웰의 상부에 형성되어있는 고농도 제1도전형의 콜렉터와,
상기 에미터와 베이스의 하부에 형성되어있는 제2도전형의 매립 베이스를 구비함에 있다.
본 발명에 따른 반도체소자의 제조방법의 특징은,
반도체기판에서 BJT의 에미터로 예정되어있는 부분을 분리 시키기 위한 소자분리 산화막을 형성하는 공정과,
상기 반도체기판의 BJT 소자 영역으로 예정되어있는 부분상에 제1도전형의 깊은 웰을 형성하는 공정과,
상기 깊은 웰에서 소자분리 산화막 일측의 에미터로 예정되어있는 부분과 BJT의 콜렉터로 예정되어있는 부분상에 에미터용 제1도전형 웰과 콜렉터용 제1도전형 웰을 형성하는 공정과,
상기 에미터용 제1도전형 웰과 콜렉터용 제1도전형 웰의 상부에 고농도 제1도전형의 에미터와 콜렉터를 형성하는 공정과,
상기 소자분리 산화막 타측의 반도체기판상에 베이스를 형성하기 위한 제2도전형 웰을 형성하는 공정과,
상기 제2도전형 웰상에 고농도 제2도전형의 베이스를 형성하는 공정과,
상기 에미터와 베이스의 하부에 제2도전형의 불순물로 매립 베이스를 형성하는 공정을 구비함에 있다.
본 발명에 따른 반도체소자의 제조방법의 다른 특징은,
상기 매립 베이스 형성에 의해 손상된 에미터영역을 보상하기 위하여 에미터에 제1도전형 불순물 이온주입을 실시함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자 및 그 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2는 본 발명에 따른 반도체소자의 단면도로서, npn형 BJT의 예이다.
먼저, 실리콘 웨이퍼등의 P형 반도체기판(30)에서 npn형 BJT로 예정되어있는 부분상에 일정 깊이의 깊은 n웰(32)이 형성되어 있으며, 상기 깊은 n웰(32)에서 npn형 BJT의 에미터로 예정되어있는 부분상에 일정깊이의 제1 n웰(34)이 형성되어있고, 상기 제1 n웰(34)을 다른 부분과 분리 시키기 위한 소자분리 산화막(36)이 상기 제1 n웰(34) 주변의 반도체기판(30)상에 형성되어 있으며, 상기 제1 n웰(34) 상에는 N+ 에미터(38)가 형성되어있다.
또한 상기 제1 n웰(34) 주변의 깊은 n웰(32)상에는 p웰(40)이 형성되어있으며, 상기 p웰(40)상에는 P+ 베이스(42)가 형성되어있고, 상기 N+ 에미터(38)와 P+ 베이스(42)의 하부에는 P형 불순물로된 매립 베이스(44)가 형성되어 있다.
또한 상기 p웰(40)과 일정 간격 이격된 깊은 n웰(32) 상에 제2 n웰(46)이 형성되어있고, 상기 제2 n웰(46)의 상부에는 N+ 콜랙터(48)가 형성되어있다.
상기의 npn형 BJT는 수직 베이스를 얕게 형성할 수 있어 반응시간이 감소되어 전류 이득을 증가시킨다.
도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 제조공정도로서, npn형 BJT의 예이다.
먼저, p형 실리콘 웨이퍼등의 반도체기판(30)에서 BJT의 에미터로 예정되어있는 부분을 분리 시키기 위한 소자분리 산화막(36)을 얕은 트랜치 소자분리 공정으로 형성한 후, BJT의 소자 영역으로 예정되어있는 반도체기판(30)상에 깊은 n웰(32)을 형성한다. (도 3a 참조).
그다음 상기 깊은 n웰(32)에서 소자분리 산화막(36) 내측의 에미터로 예정되어있는 부분과 BJT의 콜렉터로 예정되어있는 부분상에 제1 및 제2 n웰(34),(46)을 형성한 후, (도 3b 참조), 상기 제1 및 제2 n웰(34),(46)의 상부에 N+ 이온주입을 실시하여 N+ 에미터(38)와 N+ 콜렉터(48)를 형성한다. (도 3c 참조).
그후, 상기 소자분리 산화막(36) 외측의 반도체기판(30)상에 베이스를 형성하기 위한 p웰(40)을 형성하고, (도 3d 참조), 상기 p웰(40)상에 P+ 베이스(42)를 형성한다. (도 3e 참조).
그다음 상기 에미터(38)와 베이스(42)의 하부에 p형 불순물을 이온주입하여 매립 베이스(44)를 형성한 후, p 도핑에 의해 에미터영역이 오염되는 것을 보상하기 위하여 에미터 영역에 N+ 이온주입을 한번 더 실시할 수도 있다. (도 3f 참조).
상기한 바와 같이, 본 발명에 따른 반도체소자 및 그 제조방법은 에미터를 베이스가 감싸는 형상으로 BJT를 형성하여 두중웰 구조로 간단하게 최적의 BJT를 형성하여 기판을 베이스로 사용하는 종래에 비해 기판의 파라시틱 효과가 감소되어 전류이득과 주파수 특성이 향상되고, 베이스의 길이가 감소되어 전류 이득이 커져 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2는 본 발명에 따른 반도체소자의 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 반도체 기판 12, 32 : 깊은 n웰
14, 40 : p웰 16, 34, 46 : n웰
18, 36 : 소자분리 산화막 20, 38 : N+ 에미터
22, 42 : P+ 베이스 24, 48 : N+ 콜렉터
44 : 매립 베이스

Claims (3)

  1. 반도체기판에서 BJT로 예정되어있는 부분상에 형성되어있는 제1도전형의 깊은 웰과,
    상기 깊은 웰 일측의 에미터로 예정되어있는 부분상에 형성되어있는 에미터용 제1도전형웰과,
    상기 에미터용 제1도전형웰 주변의 반도체기판상에 형성되며, 상기 에미터용 제1도전형 웰을 다른 부분과 분리시키는 소자분리 산화막과,
    상기 소자분리 산화막 외곽의 반도체기판상에 형성되어있는 제2도전형 웰과,
    상기 제2도전형 웰의 상부에 형성되어있는 고농도 제2도전형의 베이스와,
    상기 제2도전형 웰과 소정 간격 이격된 반도체기판상에 형성되어있는 제1도전형의 콜렉터용 제1도전형 웰과,
    상기 콜렉터용 제1도전형 웰의 상부에 형성되어있는 고농도 제1도전형의 콜렉터와,
    상기 에미터와 베이스의 하부에 각각 형성되어있는 제2도전형의 매립 베이스를 구비하는 것을 특징으로하는 반도체소자.
  2. 반도체기판에서 BJT의 에미터로 예정되어있는 부분을 분리 시키기 위한 소자분리 산화막을 형성하는 공정과,
    상기 반도체기판의 BJT 소자 영역으로 예정되어있는 부분상에 제1도전형의 깊은 웰을 형성하는 공정과,
    상기 깊은 웰에서 소자분리 산화막 일측의 에미터로 예정되어있는 부분과 BJT의 콜렉터로 예정되어있는 부분상에 에미터용 제1도전형 웰과 콜렉터용 제1도전형 웰을 형성하는 공정과,
    상기 에미터용 제1도전형 웰과 콜렉터용 제1도전형 웰의 상부에 고농도 제1도전형의 에미터와 콜렉터를 형성하는 공정과,
    상기 소자분리 산화막 타측의 반도체기판상에 베이스를 형성하기 위한 제2도전형 웰을 형성하는 공정과,
    상기 제2도전형 웰상에 고농도 제2도전형의 베이스를 형성하는 공정과,
    상기 에미터와 베이스의 하부에 제2도전형의 불순물로 매립 베이스를 형성하는 공정을 구비하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 매립 베이스 형성에 의해 손상된 에미터영역을 보상하기 위하여 에미터에 제1도전형의 불순물을 이온주입하는 공정을 구비하는 것을 특징으로하는 반도체소자의 제조방법.
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