JP3192857B2 - 縦型ｍｏｓ半導体装置及びその製造方法 - Google Patents
縦型ｍｏｓ半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳ半導体装置
及びその製造方法に係り、特に、パワーＭＯＳＦＥＴ、
または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
等の縦型ＭＯＳ半導体装置及びその製造方法に関する。
及びその製造方法に係り、特に、パワーＭＯＳＦＥＴ、
または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
等の縦型ＭＯＳ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図６は、従来の一般的なパワーＭＯＳＦ
ＥＴの断面図である。Ｎ+ 型半導体基板１には、その表
面にＮ- 型エピタキシャル層２を有しており、パワーＭ
ＯＳＦＥＴのドレイン領域を構成する。ドレイン領域２
には多数の規則的に配列されたＰ型のボディ領域６を備
えており、相隣接するボディ領域６間の基板表面から浅
いドレイン領域部分１０はπ部分と称される。ボディ領
域６内には、Ｎ+ 型のソース領域５を備え、単位となる
ＦＥＴのセルを構成している。Ｎ+ 型のソース領域５と
π部分１０間のチャネル領域３において、多結晶シリコ
ンからなるゲート電極８に閾値以上の正電圧が印加され
ると、Ｎ+ 型のソース領域５とＮ型のπ部分１０間のＰ
型のチャネル領域３の表面に反転層が生じ、多数キャリ
アのチャネルが形成されＭＯＳＦＥＴはＯＮ状態とな
る。係る構造のパワーＭＯＳＦＥＴにおいては、ＯＮ電
流は基板裏面のドレイン電極９よりＮ+ 型の半導体基板
１、Ｎ- 型エピタキシャル層２、ボディ領域６間のπ部
分１０、チャネル領域３内に形成されたＮ型の反転層、
ソース領域５を通ってソース電極１１に流れる。
ＥＴの断面図である。Ｎ+ 型半導体基板１には、その表
面にＮ- 型エピタキシャル層２を有しており、パワーＭ
ＯＳＦＥＴのドレイン領域を構成する。ドレイン領域２
には多数の規則的に配列されたＰ型のボディ領域６を備
えており、相隣接するボディ領域６間の基板表面から浅
いドレイン領域部分１０はπ部分と称される。ボディ領
域６内には、Ｎ+ 型のソース領域５を備え、単位となる
ＦＥＴのセルを構成している。Ｎ+ 型のソース領域５と
π部分１０間のチャネル領域３において、多結晶シリコ
ンからなるゲート電極８に閾値以上の正電圧が印加され
ると、Ｎ+ 型のソース領域５とＮ型のπ部分１０間のＰ
型のチャネル領域３の表面に反転層が生じ、多数キャリ
アのチャネルが形成されＭＯＳＦＥＴはＯＮ状態とな
る。係る構造のパワーＭＯＳＦＥＴにおいては、ＯＮ電
流は基板裏面のドレイン電極９よりＮ+ 型の半導体基板
１、Ｎ- 型エピタキシャル層２、ボディ領域６間のπ部
分１０、チャネル領域３内に形成されたＮ型の反転層、
ソース領域５を通ってソース電極１１に流れる。
【０００３】パワーＭＯＳＦＥＴ、ＩＧＢＴ等は、大電
流を扱うものなので、ＯＮ抵抗はなるべく小さいことが
好ましい。ＯＮ抵抗値の低減は上述のＯＮ電流の経路か
らπ部分１０における抵抗値の低減が重要である。特開
平３−７０３８７号公報には、隣接するボディ領域６間
のπ部分１０に、Ｎ型の高濃度領域を配置する技術が開
示されている。このようなπ部分１０に設けられた高濃
度領域１２により、ソース・ドレイン電極１１，９間の
ＯＮ抵抗を低減することができる。
流を扱うものなので、ＯＮ抵抗はなるべく小さいことが
好ましい。ＯＮ抵抗値の低減は上述のＯＮ電流の経路か
らπ部分１０における抵抗値の低減が重要である。特開
平３−７０３８７号公報には、隣接するボディ領域６間
のπ部分１０に、Ｎ型の高濃度領域を配置する技術が開
示されている。このようなπ部分１０に設けられた高濃
度領域１２により、ソース・ドレイン電極１１，９間の
ＯＮ抵抗を低減することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、パワー
ＭＯＳＦＥＴ等においては、より一層のＯＮ抵抗の低減
が望まれる。更に高速動作の観点から、入力容量Ｃｉｓ
ｓの低減が望まれる。π部分１０の高濃度領域１２の濃
度を上げれば、ソース・ドレイン間のＯＮ抵抗を更に低
減することができる。しかしながらπ部分１０の高濃度
領域１２の濃度を上げれば、ＯＮ抵抗は低減するが、ソ
ース・ドレイン間の耐圧を低下させる。すなわちボディ
領域６／ドレイン領域２間のＰＮ接合の逆パイアス時の
耐圧は、ドレイン領域の不純物濃度に依存するので、高
濃度領域１２の濃度を上げれば、ソース・ドレイン間の
耐圧の低下を招くこととなる。
ＭＯＳＦＥＴ等においては、より一層のＯＮ抵抗の低減
が望まれる。更に高速動作の観点から、入力容量Ｃｉｓ
ｓの低減が望まれる。π部分１０の高濃度領域１２の濃
度を上げれば、ソース・ドレイン間のＯＮ抵抗を更に低
減することができる。しかしながらπ部分１０の高濃度
領域１２の濃度を上げれば、ＯＮ抵抗は低減するが、ソ
ース・ドレイン間の耐圧を低下させる。すなわちボディ
領域６／ドレイン領域２間のＰＮ接合の逆パイアス時の
耐圧は、ドレイン領域の不純物濃度に依存するので、高
濃度領域１２の濃度を上げれば、ソース・ドレイン間の
耐圧の低下を招くこととなる。
【０００５】このことから、チャネル領域３の不純物濃
度との関係により、高濃度領域１２の表面濃度がおのず
と決まってきて、ある一定の濃度以上には増大できな
い。表面濃度を前記一定の濃度に保ったままで高濃度領
域１２の拡散深さを深くすることが考えられ、イオン注
入のドーズ量及び拡散パラメータを調整することにより
可能である。しかし、この場合は高濃度領域１２の濃度
プロファイルがかなり深い位置まで前記一定の濃度を保
つような形となり、空乏層が広がりにくい構造となるの
でＭＯＳＦＥＴの入力容量Ｃｉｓｓを増大させる結果と
なる。
度との関係により、高濃度領域１２の表面濃度がおのず
と決まってきて、ある一定の濃度以上には増大できな
い。表面濃度を前記一定の濃度に保ったままで高濃度領
域１２の拡散深さを深くすることが考えられ、イオン注
入のドーズ量及び拡散パラメータを調整することにより
可能である。しかし、この場合は高濃度領域１２の濃度
プロファイルがかなり深い位置まで前記一定の濃度を保
つような形となり、空乏層が広がりにくい構造となるの
でＭＯＳＦＥＴの入力容量Ｃｉｓｓを増大させる結果と
なる。
【０００６】本発明は、係る従来技術の問題点に鑑み為
されたもので、ソース・ドレイン間の耐圧の低下を招く
ことなく、入力容量Ｃｉｓｓ及びＯＮ抵抗を低減するこ
とのできる縦型ＭＯＳ半導体装置及びその製造方法を提
供することを目的とする。
されたもので、ソース・ドレイン間の耐圧の低下を招く
ことなく、入力容量Ｃｉｓｓ及びＯＮ抵抗を低減するこ
とのできる縦型ＭＯＳ半導体装置及びその製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の縦型ＭＯＳ半導
体装置は、一導電型のドレイン領域に規則的に配列され
た反対導電型のボディ領域と、該ボディ領域内に配置さ
れた一導電型のソース領域と、該ソース領域と前記ドレ
イン領域間にチャネルを形成するゲート電極とを備えた
縦型ＭＯＳ半導体装置において、前記規則的に配列され
た相隣接するボディ領域間のπ部分上のゲート電極に開
口部分と、該開口部分を介して前記π部分に形成された
一導電型の高濃度領域とを備えたことを特徴とする。
体装置は、一導電型のドレイン領域に規則的に配列され
た反対導電型のボディ領域と、該ボディ領域内に配置さ
れた一導電型のソース領域と、該ソース領域と前記ドレ
イン領域間にチャネルを形成するゲート電極とを備えた
縦型ＭＯＳ半導体装置において、前記規則的に配列され
た相隣接するボディ領域間のπ部分上のゲート電極に開
口部分と、該開口部分を介して前記π部分に形成された
一導電型の高濃度領域とを備えたことを特徴とする。
【０００８】本発明の縦型ＭＯＳ半導体装置の製造方法
は、一導電型の低濃度層を備えた半導体基板を準備する
工程と、反対導電型の深い拡散領域を形成する工程と、
前記領域間のπ部分とセル領域部分に一導電型の不純物
をイオン注入する工程と、開口部分を有する多結晶シリ
コンからなるゲート電極を形成する工程と、該π部分の
開口部分をレジスト膜で閉塞し該ゲート電極をマスクと
して反対導電型の不純物をイオン注入して熱処理により
反対導電型のボディ領域を形成する工程と、前記ボディ
領域内に一導電型のソース領域を形成すると共にπ部分
に前記ゲート電極の開口部から一導電型の高濃度領域を
形成する工程とからなることを特徴とする。
は、一導電型の低濃度層を備えた半導体基板を準備する
工程と、反対導電型の深い拡散領域を形成する工程と、
前記領域間のπ部分とセル領域部分に一導電型の不純物
をイオン注入する工程と、開口部分を有する多結晶シリ
コンからなるゲート電極を形成する工程と、該π部分の
開口部分をレジスト膜で閉塞し該ゲート電極をマスクと
して反対導電型の不純物をイオン注入して熱処理により
反対導電型のボディ領域を形成する工程と、前記ボディ
領域内に一導電型のソース領域を形成すると共にπ部分
に前記ゲート電極の開口部から一導電型の高濃度領域を
形成する工程とからなることを特徴とする。
【０００９】
【作用】本発明の縦型ＭＯＳ半導体装置は、隣接するボ
ディ領域間のπ部分にゲート電極の開口部分から注入さ
れた一導電型の高濃度領域を備えたことから、ＯＮ電流
経路のπ部分の抵抗分を減少し、ソース・ドレイン電極
間のＯＮ抵抗を低減することができる。そして、この高
濃度領域はゲート電極の開口部分からイオン注入されて
形成されたので、ボディ領域に直接接触しない。このた
め、ボディ領域とπ部分とのＰＮ接合のπ部分側濃度は
低いままであるので、耐圧を高く維持することができ
る。また、ゲート電極は開口部分を有するので、ゲート
電極の全体的な面積が低減して入力容量Ｃｉｓｓを低減
することができる。従って、ソース・ドレイン間の耐圧
を低下させることなく、パワーＭＯＳＦＥＴ等のＯＮ抵
抗を低減することができ、且つ入力容量Ｃｉｓｓを低減
することができる。
ディ領域間のπ部分にゲート電極の開口部分から注入さ
れた一導電型の高濃度領域を備えたことから、ＯＮ電流
経路のπ部分の抵抗分を減少し、ソース・ドレイン電極
間のＯＮ抵抗を低減することができる。そして、この高
濃度領域はゲート電極の開口部分からイオン注入されて
形成されたので、ボディ領域に直接接触しない。このた
め、ボディ領域とπ部分とのＰＮ接合のπ部分側濃度は
低いままであるので、耐圧を高く維持することができ
る。また、ゲート電極は開口部分を有するので、ゲート
電極の全体的な面積が低減して入力容量Ｃｉｓｓを低減
することができる。従って、ソース・ドレイン間の耐圧
を低下させることなく、パワーＭＯＳＦＥＴ等のＯＮ抵
抗を低減することができ、且つ入力容量Ｃｉｓｓを低減
することができる。
【００１０】又、本発明の製造方法によれば、係る縦型
ＭＯＳ半導体装置をほとんど従来の製造工程によりマス
クパターンの変更のみで、容易に製造することができ
る。
ＭＯＳ半導体装置をほとんど従来の製造工程によりマス
クパターンの変更のみで、容易に製造することができ
る。
【００１１】
【実施例】以下、本発明の一実施例を添付図面を参照し
ながら説明する。
ながら説明する。
【００１２】図１は、本発明の一実施例のパワーＭＯＳ
ＦＥＴの断面図である。Ｎ+ 型半導体基板１には、Ｎ-
型エピタキシャル層２を有しており、ＭＯＳＦＥＴのド
レイン領域を構成する。ドレイン領域２には、Ｐ型のボ
ディ領域６が形成され、ボディ領域６内にはＮ+ 型のソ
ース領域５が形成されている。Ｐ型のチャネル領域３と
Ｎ+ 型のソース領域５とは、多結晶シリコンから成るゲ
ート電極８をマスクとして二重の拡散により形成されて
いる。ソース領域５とボディ領域６とは、アルミ蒸着膜
からなる金属電極であるソース電極１１に接続され、半
導体基板１の裏面は金属電極であるドレイン電極９が形
成されている。Ｎ型の高濃度領域１２は、π領域のＯＮ
抵抗の低減のためのものである。
ＦＥＴの断面図である。Ｎ+ 型半導体基板１には、Ｎ-
型エピタキシャル層２を有しており、ＭＯＳＦＥＴのド
レイン領域を構成する。ドレイン領域２には、Ｐ型のボ
ディ領域６が形成され、ボディ領域６内にはＮ+ 型のソ
ース領域５が形成されている。Ｐ型のチャネル領域３と
Ｎ+ 型のソース領域５とは、多結晶シリコンから成るゲ
ート電極８をマスクとして二重の拡散により形成されて
いる。ソース領域５とボディ領域６とは、アルミ蒸着膜
からなる金属電極であるソース電極１１に接続され、半
導体基板１の裏面は金属電極であるドレイン電極９が形
成されている。Ｎ型の高濃度領域１２は、π領域のＯＮ
抵抗の低減のためのものである。
【００１３】パワーＭＯＳＦＥＴには、図示するような
１個のボディ領域６に対応した単位（セル）となるＦＥ
Ｔが多数規則的に配列されており、大電流を制御できる
ようになっている。以上の基本的なＭＯＳＦＥＴの構造
は従来と変わらないが、本実施例のパワーＭＯＳＦＥＴ
は、π部分１０上のゲート電極８に開口部分１５を備え
ている。π部分１０には、ゲート電極８の開口部分１５
からイオン注入され、熱処理により形成されたＮ+ 型高
濃度領域１３が配置されている。この高濃度領域１３
は、同じＮ+ 型のソース領域５と同時にゲート電極８を
マスクとして形成される。そして、Ｐ型のボディ領域６
とは、直接接触しないように離隔して形成されている。
１個のボディ領域６に対応した単位（セル）となるＦＥ
Ｔが多数規則的に配列されており、大電流を制御できる
ようになっている。以上の基本的なＭＯＳＦＥＴの構造
は従来と変わらないが、本実施例のパワーＭＯＳＦＥＴ
は、π部分１０上のゲート電極８に開口部分１５を備え
ている。π部分１０には、ゲート電極８の開口部分１５
からイオン注入され、熱処理により形成されたＮ+ 型高
濃度領域１３が配置されている。この高濃度領域１３
は、同じＮ+ 型のソース領域５と同時にゲート電極８を
マスクとして形成される。そして、Ｐ型のボディ領域６
とは、直接接触しないように離隔して形成されている。
【００１４】従って、本実施例のパワーＭＯＳＦＥＴに
おいては、π部分１０の高濃度領域１３によりソース・
ドレイン間のＯＮ抵抗が従来の構造と比較して一段と減
少した。又、ボディ領域とのＰＮ接合面におけるπ部分
１０側の不純物濃度は従来の構造と変わらないので、逆
バイアス時のＰＮ接合の耐圧は変らない。
おいては、π部分１０の高濃度領域１３によりソース・
ドレイン間のＯＮ抵抗が従来の構造と比較して一段と減
少した。又、ボディ領域とのＰＮ接合面におけるπ部分
１０側の不純物濃度は従来の構造と変わらないので、逆
バイアス時のＰＮ接合の耐圧は変らない。
【００１５】入力容量Ｃｉｓｓに関しては、ゲート電極
８に開口部分１５を有しているので、ゲート電極８のゲ
ート酸化膜を介して半導体基板表面に対向している面積
が減少する。入力容量Ｃｉｓｓはゲート電極８の基板表
面との間に形成されるコンデンサの容量であるため、実
効的な電極面積の低減に比例して減少する。
８に開口部分１５を有しているので、ゲート電極８のゲ
ート酸化膜を介して半導体基板表面に対向している面積
が減少する。入力容量Ｃｉｓｓはゲート電極８の基板表
面との間に形成されるコンデンサの容量であるため、実
効的な電極面積の低減に比例して減少する。
【００１６】図２乃至図５は、本発明の一実施例のパワ
ーＭＯＳＦＥＴの製造工程を示す断面図である。以下
に、本実施例のパワーＭＯＳＦＥＴの製造方法を説明す
る。まずＮ+ 型半導体基板１にＮ- 型エピタキシャル層
を成長させた基板を準備する。次に、図２に示すよう
に、半導体基板表面を酸化し、レジストマスキングによ
り、ボロンをイオン注入し、レジスト除去後の熱処理に
より半導体基板表面に酸化膜を成長させるとともに、Ｐ
+ 型不純物を拡散し、Ｐ+ 型ボディ領域６を形成する。
そして、図示はしないが、レジストマスキングにより、
半導体チップの周辺部に酸化膜の開口を行う。そして、
Ｎ+ 型不純物であるリンをデポジジョンし、酸化膜を成
長させると共にＮ+ アニュラ拡散領域を形成する。
ーＭＯＳＦＥＴの製造工程を示す断面図である。以下
に、本実施例のパワーＭＯＳＦＥＴの製造方法を説明す
る。まずＮ+ 型半導体基板１にＮ- 型エピタキシャル層
を成長させた基板を準備する。次に、図２に示すよう
に、半導体基板表面を酸化し、レジストマスキングによ
り、ボロンをイオン注入し、レジスト除去後の熱処理に
より半導体基板表面に酸化膜を成長させるとともに、Ｐ
+ 型不純物を拡散し、Ｐ+ 型ボディ領域６を形成する。
そして、図示はしないが、レジストマスキングにより、
半導体チップの周辺部に酸化膜の開口を行う。そして、
Ｎ+ 型不純物であるリンをデポジジョンし、酸化膜を成
長させると共にＮ+ アニュラ拡散領域を形成する。
【００１７】次に、レジストマスキングにより、ボディ
領域６間のπ部分１０にリンをイオン注入して熱処理す
ることにより浅いＮ型高濃度領域１２を形成する。更
に、半導体基板表面に薄いゲート酸化膜を成長させ、引
き続き多結晶シリコン膜を気相成長により被着する。そ
して、レジストマスキングにより、多結晶シリコン膜を
エッチングしてゲート電極８を形成する。この際、ゲー
ト電極８にはπ部分１０の中央部分に開口部１５を備え
ている。この段階を図３に示す。尚、Ｎ型高濃度領域１
２形成のためのイオン注入はＰ+ 型ボディ領域６の形成
に先立って行われても良い。
領域６間のπ部分１０にリンをイオン注入して熱処理す
ることにより浅いＮ型高濃度領域１２を形成する。更
に、半導体基板表面に薄いゲート酸化膜を成長させ、引
き続き多結晶シリコン膜を気相成長により被着する。そ
して、レジストマスキングにより、多結晶シリコン膜を
エッチングしてゲート電極８を形成する。この際、ゲー
ト電極８にはπ部分１０の中央部分に開口部１５を備え
ている。この段階を図３に示す。尚、Ｎ型高濃度領域１
２形成のためのイオン注入はＰ+ 型ボディ領域６の形成
に先立って行われても良い。
【００１８】次に、レジストマスキング１７により開口
部１５を閉塞し、ゲート電極８のセル領域部分の開口部
よりＰ型不純物であるボロンをイオン注入し、レジスト
除去後、熱処理により不純物を拡散しチャネル領域３を
形成する。この段階を図４に示す。
部１５を閉塞し、ゲート電極８のセル領域部分の開口部
よりＰ型不純物であるボロンをイオン注入し、レジスト
除去後、熱処理により不純物を拡散しチャネル領域３を
形成する。この段階を図４に示す。
【００１９】次に、セル領域中央部にレジストマスク１
８を形成し、Ｎ+ 型不純物であるリンをイオン注入す
る。この際、ゲート電極８の開口部１５からπ部分１０
にもイオン注入する。従って、ボディ領域６にＮ+ 型の
ソース領域５が形成されると共に、π部分１０にＮ+ 型
高濃度領域１３が同時に形成される。高濃度領域１３
は、ゲート電極８がマスクとなるため、ボディ領域６の
ＰＮ接合に接触しないように離隔して形成される。この
段階を図５に示す。
８を形成し、Ｎ+ 型不純物であるリンをイオン注入す
る。この際、ゲート電極８の開口部１５からπ部分１０
にもイオン注入する。従って、ボディ領域６にＮ+ 型の
ソース領域５が形成されると共に、π部分１０にＮ+ 型
高濃度領域１３が同時に形成される。高濃度領域１３
は、ゲート電極８がマスクとなるため、ボディ領域６の
ＰＮ接合に接触しないように離隔して形成される。この
段階を図５に示す。
【００２０】次に、ＰＳＧ膜を気相成長により被着し、
レジストマスキングによりコンタクトの開口を行う。そ
して、アルミ膜をスパッタリング又は蒸着し、レジスト
マスキングによりアルミ膜をエッチングしてソース電極
１１等の電極配線を形成する。更に半導体基板１の裏面
にドレイン電極９を形成し、図１に示すパワーＭＯＳＦ
ＥＴが完成する。
レジストマスキングによりコンタクトの開口を行う。そ
して、アルミ膜をスパッタリング又は蒸着し、レジスト
マスキングによりアルミ膜をエッチングしてソース電極
１１等の電極配線を形成する。更に半導体基板１の裏面
にドレイン電極９を形成し、図１に示すパワーＭＯＳＦ
ＥＴが完成する。
【００２１】以上の説明は、Ｎチャネル型パワーＭＯＳ
ＦＥＴについてのものであるが、Ｐチャネル型パワーＭ
ＯＳＦＥＴ、或いは、ＩＧＢＴ等についてもまったく同
様に本発明の趣旨を適用することができる。このように
本発明の趣旨を逸脱することなく、種々の変形実施例が
可能である。
ＦＥＴについてのものであるが、Ｐチャネル型パワーＭ
ＯＳＦＥＴ、或いは、ＩＧＢＴ等についてもまったく同
様に本発明の趣旨を適用することができる。このように
本発明の趣旨を逸脱することなく、種々の変形実施例が
可能である。
【００２２】
【発明の効果】以上に説明したように、本発明は縦型Ｍ
ＯＳ半導体装置の隣接するボディ領域間のπ部分にゲー
ト電極の開口部分と、この開口部分を介して不純物の拡
散により形成された高濃度領域を備えたものである。従
って、ソース・ドレイン間の耐圧を低下させることな
く、入力容量Ｃｉｓｓを低減し、且つＯＮ抵抗を低減す
ることができる。又、本発明の製造方法によれば、係る
電気的特性の改善された縦型ＭＯＳ半導体装置を従来の
製造工程をほとんど変更することなく、マスクパターン
の変更のみで容易に製造することができる。
ＯＳ半導体装置の隣接するボディ領域間のπ部分にゲー
ト電極の開口部分と、この開口部分を介して不純物の拡
散により形成された高濃度領域を備えたものである。従
って、ソース・ドレイン間の耐圧を低下させることな
く、入力容量Ｃｉｓｓを低減し、且つＯＮ抵抗を低減す
ることができる。又、本発明の製造方法によれば、係る
電気的特性の改善された縦型ＭＯＳ半導体装置を従来の
製造工程をほとんど変更することなく、マスクパターン
の変更のみで容易に製造することができる。
【図１】本発明の一実施例のパワーＭＯＳＦＥＴの断面
図。
図。
【図２】本発明の一実施例のパワーＭＯＳＦＥＴの製造
工程を示す断面図。
工程を示す断面図。
【図３】本発明の一実施例のパワーＭＯＳＦＥＴの製造
工程を示す断面図。
工程を示す断面図。
【図４】本発明の一実施例のパワーＭＯＳＦＥＴの製造
工程を示す断面図。
工程を示す断面図。
【図５】本発明の一実施例のパワーＭＯＳＦＥＴの製造
工程を示す断面図。
工程を示す断面図。
【図６】従来のパワーＭＯＳＦＥＴの断面図。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 一導電型のドレイン領域に規則的に配列
された反対導電型のボディ領域と、該ボディ領域内に配
置された一導電型のソース領域と、該ソース領域と前記
ドレイン領域間にチャネルを形成するゲート電極とを備
えた縦型ＭＯＳ半導体装置において、 前記規則的に配列された相隣接するボディ領域間のドレ
イン領域表面に、前記ボディ領域とＰＮ接合を形成する
一導電型の第１の高濃度領域を形成し、 前記ボディ領域間のドレイン領域上のゲート電極に開口
部分を形成し、該開口部分を介して前記ボディ領域間の
ドレイン領域表面に形成された一導電型の、前記第１の
高濃度領域よりは高い不純物濃度を有する第２の高濃度
領域とを備え、 前記第２の高濃度領域は前記ボディ領域に達しないこと
を特徴とする縦型ＭＯＳ半導体装置。 - 【請求項２】 高濃度基板とその上部に一導電型の低濃
度層を備えた半導体基板を準備する工程と、 該低濃度層に反対導電型の深い拡散領域を形成する工程
と、 該深い拡散領域の間に前記低濃度層よりは高い不純物濃
度を持つ一導電型の第１の高濃度領域を形成する工程
と、 前記深い拡散領域間の前記低濃度層の上部とセル領域部
分に、部分的に開口部分を有する多結晶シリコンからな
るゲート電極を形成する工程と、 前記ゲート電極の開口部分をレジスト膜で閉塞し前記ゲ
ート電極をマスクとして反対導電型の不純物をイオン注
入して熱処理により反対導電型のボディ領域を形成する
工程と、 前記ボディ領域内に一導電型のソース領域を形成すると
共に、前記第１の高濃度領域表面に前記ゲート電極の開
口部から一導電型の高濃度領域を形成して、前記ボディ
領域には達しない第２の高濃度領域を形成する工程とか
らなることを特徴とする縦型ＭＯＳ半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00875494A JP3192857B2 (ja) | 1994-01-28 | 1994-01-28 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00875494A JP3192857B2 (ja) | 1994-01-28 | 1994-01-28 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221296A JPH07221296A (ja) | 1995-08-18 |
| JP3192857B2 true JP3192857B2 (ja) | 2001-07-30 |
Family
ID=11701720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00875494A Expired - Fee Related JP3192857B2 (ja) | 1994-01-28 | 1994-01-28 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3192857B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3964811B2 (ja) | 2002-07-09 | 2007-08-22 | 株式会社東芝 | 半導体装置及びその製造方法 |
| EP1717849A1 (en) * | 2005-04-27 | 2006-11-02 | STMicroelectronics S.r.l. | Process for manufacturing a MOS device with intercell ion implant |
| ITTO20070163A1 (it) | 2007-03-02 | 2008-09-03 | St Microelectronics Srl | Procedimento di fabbricazione di un dispositivo misfet a conduzione verticale con struttura dielettrica di porta a spessore differenziato e dispositivo misfet a conduzione verticale cosi' realizzato |
| EP2081231A2 (en) | 2008-01-15 | 2009-07-22 | Yokogawa Electric Corporation | Semiconductor device with an extended base region |
| CN105990152B (zh) * | 2015-03-03 | 2019-05-07 | 北大方正集团有限公司 | 一种vdmos器件及其制作方法 |
| JP6526579B2 (ja) * | 2016-01-15 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
-
1994
- 1994-01-28 JP JP00875494A patent/JP3192857B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07221296A (ja) | 1995-08-18 |
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