JPH06204484A - 高速低ゲ−ト／ドレイン容量ｄｍｏｓデバイス - Google Patents
高速低ゲ−ト／ドレイン容量ｄｍｏｓデバイスInfo
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Abstract
(57)【要約】
【目的】 新規で改良された高速低ゲート／ドレイン容
量ＤＭＯＳデバイスを提供すること。 【構成】 隣接するトランジスタの間のチャネル内に形
成されるフィールド酸化物層（４６）およびそのフィー
ルド酸化物層を形成する際に用いたものと同じ開口を介
して注入される不純物（４４）を有するＤＭＯＳデバイ
ス（３０）が本発明により提供される。ゲート（５０）
は、フィールド酸化物（４６）上に堆積され、そのフィ
ールド酸化物（４６）によって支持エピタキシャル層
（３４）から隔てられ、ゲート・ドレイン容量を減少さ
せる。フィールド酸化物（４６）下に注入された不純物
（４４）は、デバイス（３０）のＯＮ抵抗を減少させ
る。
量ＤＭＯＳデバイスを提供すること。 【構成】 隣接するトランジスタの間のチャネル内に形
成されるフィールド酸化物層（４６）およびそのフィー
ルド酸化物層を形成する際に用いたものと同じ開口を介
して注入される不純物（４４）を有するＤＭＯＳデバイ
ス（３０）が本発明により提供される。ゲート（５０）
は、フィールド酸化物（４６）上に堆積され、そのフィ
ールド酸化物（４６）によって支持エピタキシャル層
（３４）から隔てられ、ゲート・ドレイン容量を減少さ
せる。フィールド酸化物（４６）下に注入された不純物
（４４）は、デバイス（３０）のＯＮ抵抗を減少させ
る。
Description
【０００１】
【産業上の利用分野】本発明は、２重拡散金属酸化物半
導体デバイスに関し、特にゲート・ドレイン容量および
ＯＮ抵抗が実質的に減少した高速縦型２重拡散金属酸化
物半導体デバイスに関する。
導体デバイスに関し、特にゲート・ドレイン容量および
ＯＮ抵抗が実質的に減少した高速縦型２重拡散金属酸化
物半導体デバイスに関する。
【０００２】
【従来の技術】一般に、縦型(vertical)２重拡散金属酸
化物半導体(double diffused metal oxide semiconduct
or:DMOS)デバイスは、アクティブ接合(active junctio
n)から約５００ないし１０００オングストロームの厚さ
のゲート酸化物層だけ隔てられるゲートを有する。その
ゲートはデバイスのアクティブ接合およびチャネルすな
わちドレインに非常に接近しているので、比較的大きな
容量ＣGDがデバイスのゲートとドレインとの間に形成さ
れる。この容量は負帰還経路(negative feedbackpath)
として機能し、デバイスのスイッチ速度を制限するもの
となる。
化物半導体(double diffused metal oxide semiconduct
or:DMOS)デバイスは、アクティブ接合(active junctio
n)から約５００ないし１０００オングストロームの厚さ
のゲート酸化物層だけ隔てられるゲートを有する。その
ゲートはデバイスのアクティブ接合およびチャネルすな
わちドレインに非常に接近しているので、比較的大きな
容量ＣGDがデバイスのゲートとドレインとの間に形成さ
れる。この容量は負帰還経路(negative feedbackpath)
として機能し、デバイスのスイッチ速度を制限するもの
となる。
【０００３】さらに、より高電圧の縦型ＤＭＯＳデバイ
スでは、デバイスが形成される基板上のエピタキシャル
層は相対的に低濃度にドープされる。デバイスの導電経
路におけるこの低濃度にドープされた領域は、ＯＮモー
ドにおけるデバイスの抵抗値を増加させる。
スでは、デバイスが形成される基板上のエピタキシャル
層は相対的に低濃度にドープされる。デバイスの導電経
路におけるこの低濃度にドープされた領域は、ＯＮモー
ドにおけるデバイスの抵抗値を増加させる。
【０００４】
【発明が解決しようとする課題】本発明は、新規で改良
された高速低ゲート／ドレイン容量ＤＭＯＳデバイスを
提供することを目的とする。
された高速低ゲート／ドレイン容量ＤＭＯＳデバイスを
提供することを目的とする。
【０００５】本発明は更に、低いＯＮ抵抗を有する新規
で改良された高速低ゲート／ドレイン容量ＤＭＯＳデバ
イスを提供することを目的とする。
で改良された高速低ゲート／ドレイン容量ＤＭＯＳデバ
イスを提供することを目的とする。
【０００６】
【課題を解決するための手段】上述した課題は、以下に
示す高速低ゲート／ドレイン容量ＤＭＯＳデバイスを形
成する方法を実現することによって解決される。その方
法は、基板を提供する段階と、その基板上に第１導電性
を有する第１材料層を形成する段階と、第１導電性とは
異なる第２導電性の第１，第２の距離を隔てた領域を前
記第１の層内に拡散する段階と、第２導電性の第１，第
２の距離を隔てた領域内に第１導電性の第１，第２の距
離を隔てた領域を拡散する段階と、第２導電性の第１，
第２の距離を隔てた領域の間の第１材料層上に相対的に
厚い絶縁材料層を形成する段階と、相対的に厚い絶縁材
料層、第２導電性の第１，第２の距離を隔てた領域、お
よび第１導電性の第１，第２の距離を隔てた領域上に相
対的に薄い絶縁材料層を形成する段階と、相対的に厚い
絶縁材料層、第２導電性の第１，第２の距離を隔てた領
域の一部分、および第１導電性の第１，第２の距離を隔
てた領域の一部分上における相対的に薄い絶縁材料層上
にゲート層を形成する段階とから構成される方法であ
る。
示す高速低ゲート／ドレイン容量ＤＭＯＳデバイスを形
成する方法を実現することによって解決される。その方
法は、基板を提供する段階と、その基板上に第１導電性
を有する第１材料層を形成する段階と、第１導電性とは
異なる第２導電性の第１，第２の距離を隔てた領域を前
記第１の層内に拡散する段階と、第２導電性の第１，第
２の距離を隔てた領域内に第１導電性の第１，第２の距
離を隔てた領域を拡散する段階と、第２導電性の第１，
第２の距離を隔てた領域の間の第１材料層上に相対的に
厚い絶縁材料層を形成する段階と、相対的に厚い絶縁材
料層、第２導電性の第１，第２の距離を隔てた領域、お
よび第１導電性の第１，第２の距離を隔てた領域上に相
対的に薄い絶縁材料層を形成する段階と、相対的に厚い
絶縁材料層、第２導電性の第１，第２の距離を隔てた領
域の一部分、および第１導電性の第１，第２の距離を隔
てた領域の一部分上における相対的に薄い絶縁材料層上
にゲート層を形成する段階とから構成される方法であ
る。
【０００７】
【実施例】図１は、従来のＤＭＯＳデバイス１０の断面
を示す。デバイス１０はシリコン基板１２上に形成さ
れ、Ｎ型導電性を形成するため相対的に高濃度にドープ
される。エピタキシャル層１４を基板１２の表面上に成
長させ、そのエピタキシャル層はＮ型導電性を形成する
ため低濃度にドープされる。Ｐ型導電性タブ（ｔｕｂ）
１６は、エピタキシャル層１４内に拡散され、高濃度に
ドープされたＮ型導電性領域１８はタブ１６内に拡散さ
れ、エピタキシャル層１４内でＮＰＮ接合を形成する。
エピタキシャル層１４の表面からタブ１６の深さよりも
浅い深さまでの間の領域２２は、高濃度にドープされ、
最終的なデバイスのＯＮモードにおける抵抗値を減少さ
せる。さらに、ゲート酸化物の非常に薄い層２０をエピ
タキシャル層１４の表面全体に成長させ、ゲート２５は
タブ１６の部分，導電性の部分１８および領域２２上に
おける層２０上に堆積される。
を示す。デバイス１０はシリコン基板１２上に形成さ
れ、Ｎ型導電性を形成するため相対的に高濃度にドープ
される。エピタキシャル層１４を基板１２の表面上に成
長させ、そのエピタキシャル層はＮ型導電性を形成する
ため低濃度にドープされる。Ｐ型導電性タブ（ｔｕｂ）
１６は、エピタキシャル層１４内に拡散され、高濃度に
ドープされたＮ型導電性領域１８はタブ１６内に拡散さ
れ、エピタキシャル層１４内でＮＰＮ接合を形成する。
エピタキシャル層１４の表面からタブ１６の深さよりも
浅い深さまでの間の領域２２は、高濃度にドープされ、
最終的なデバイスのＯＮモードにおける抵抗値を減少さ
せる。さらに、ゲート酸化物の非常に薄い層２０をエピ
タキシャル層１４の表面全体に成長させ、ゲート２５は
タブ１６の部分，導電性の部分１８および領域２２上に
おける層２０上に堆積される。
【０００８】図２は、ＤＭＯＳデバイスの概略であり、
この場合は電界効果トランジスタ（ＦＥＴ）である。そ
のＤＭＯＳデバイスはＳで表されるソース電極と、Ｄで
表されるドレイン電極と、Ｇで表されるゲート電極とを
含む。当該技術分野でよく知られ、図２の概略図から容
易に理解されるように、容量ＣGDがドレイン電極および
ゲート電極Ｇの間に存在する。容量ＣGDは、ドレイン電
極Ｄからゲート電極Ｇへ帰還を与え、ＤＭＯＳデバイス
のスイッチ速度を制限する。図１のＤＭＯＳデバイス１
０では、層２０は５００ないし１０００オングストロー
ムのオーダーの厚さであり、ゲート２５がドレインすな
わちチャネル２２に非常に接近する。容量ＣGDは、導電
性ゲート２５および高濃度にドープされた領域２２によ
ってそれらの間の絶縁層２０と共に形成される。ＤＭＯ
Ｓデバイス１０では、容量ＣGDは相対的に大きく、ＤＭ
ＯＳデバイス１０のスピードは非常に制限される。
この場合は電界効果トランジスタ（ＦＥＴ）である。そ
のＤＭＯＳデバイスはＳで表されるソース電極と、Ｄで
表されるドレイン電極と、Ｇで表されるゲート電極とを
含む。当該技術分野でよく知られ、図２の概略図から容
易に理解されるように、容量ＣGDがドレイン電極および
ゲート電極Ｇの間に存在する。容量ＣGDは、ドレイン電
極Ｄからゲート電極Ｇへ帰還を与え、ＤＭＯＳデバイス
のスイッチ速度を制限する。図１のＤＭＯＳデバイス１
０では、層２０は５００ないし１０００オングストロー
ムのオーダーの厚さであり、ゲート２５がドレインすな
わちチャネル２２に非常に接近する。容量ＣGDは、導電
性ゲート２５および高濃度にドープされた領域２２によ
ってそれらの間の絶縁層２０と共に形成される。ＤＭＯ
Ｓデバイス１０では、容量ＣGDは相対的に大きく、ＤＭ
ＯＳデバイス１０のスピードは非常に制限される。
【０００９】図３ないし図６は、本発明によるＤＭＯＳ
デバイス３０の製造工程における断面図である。図３で
は、基板３２はＮ型導電性不純物により高濃度にドープ
され、エピタキシャル層３４をその表面上に成長させ
る。エピタキシャル層３４は相対的に低濃度にドープさ
れ、より高い降伏電圧(breakdown voltage)を与える。
デバイス３０の製造工程における断面図である。図３で
は、基板３２はＮ型導電性不純物により高濃度にドープ
され、エピタキシャル層３４をその表面上に成長させ
る。エピタキシャル層３４は相対的に低濃度にドープさ
れ、より高い降伏電圧(breakdown voltage)を与える。
【００１０】酸化物の薄い保護層３９を、エピタキシャ
ル層３４上で成長させ、その酸化物層は一般に以後のプ
ロセスを通じて保持される。窒化シリコン層４１は、層
３９上に堆積され、フォトレジストおよびエッチング工
程のような適切な手段によって、開口４２を限定するた
めパターニングされる。この特定の実施例では、以後の
工程の間開口４２を除いて全てをマスクするように、層
４１は約１４００オングストロームの厚さに形成され
る。
ル層３４上で成長させ、その酸化物層は一般に以後のプ
ロセスを通じて保持される。窒化シリコン層４１は、層
３９上に堆積され、フォトレジストおよびエッチング工
程のような適切な手段によって、開口４２を限定するた
めパターニングされる。この特定の実施例では、以後の
工程の間開口４２を除いて全てをマスクするように、層
４１は約１４００オングストロームの厚さに形成され
る。
【００１１】図４は、開口４２を介してエピタキシャル
層３４内に注入される不純物またはドーパントが矢印４
４で示されている図３の構造である。インプラント（注
入されたもの）４４は、特定の拡散工程または以後の工
程によって拡散される。
層３４内に注入される不純物またはドーパントが矢印４
４で示されている図３の構造である。インプラント（注
入されたもの）４４は、特定の拡散工程または以後の工
程によって拡散される。
【００１２】図５は、次の工程が実行されたものであ
る。相対的に厚い絶縁材料層４６は、本実施例ではフィ
ールド酸化物であり、エピタキシャル層３４の表面上の
開口４２内で成長する。層４６は、少なくとも１０００
オングストロームの厚さであり、１００００オングスト
ロームの厚さであることも可能である。本実施例では層
４６は約５０００オングストロームの厚さである。拡散
したインプラント４４は層４６の直下に位置する。した
がって、インプラント４４は自己整合(self align)であ
り、インプラント４４および相対的に厚い層４６は共
に、開口４２を用いることによって形成され、更なるマ
スク工程を必要としない。図６は、層４１，３９が除去
され、ゲート酸化物層４８が層４６を含んでエピタキシ
ャル層３４の表面全体に成長した図５の構造である。ゲ
ート酸化物の成長は、層４６上に対してほとんど影響を
与えず、この工程のみを含み、更なるマスク工程または
他の工程は必要とされない。いったん層４８が成長する
と、ゲート５０は層４８の表面上に堆積される。
る。相対的に厚い絶縁材料層４６は、本実施例ではフィ
ールド酸化物であり、エピタキシャル層３４の表面上の
開口４２内で成長する。層４６は、少なくとも１０００
オングストロームの厚さであり、１００００オングスト
ロームの厚さであることも可能である。本実施例では層
４６は約５０００オングストロームの厚さである。拡散
したインプラント４４は層４６の直下に位置する。した
がって、インプラント４４は自己整合(self align)であ
り、インプラント４４および相対的に厚い層４６は共
に、開口４２を用いることによって形成され、更なるマ
スク工程を必要としない。図６は、層４１，３９が除去
され、ゲート酸化物層４８が層４６を含んでエピタキシ
ャル層３４の表面全体に成長した図５の構造である。ゲ
ート酸化物の成長は、層４６上に対してほとんど影響を
与えず、この工程のみを含み、更なるマスク工程または
他の工程は必要とされない。いったん層４８が成長する
と、ゲート５０は層４８の表面上に堆積される。
【００１３】ゲート層５０が形成された後、Ｐ型導電性
の第１，第２の距離を隔てた領域３６が注入され、層４
６およびゲート層５０をマスクとして用いてエピタキシ
ャル層３４内に拡散する。領域３６は相対的に低濃度に
ドープされ、ＤＭＯＳデバイス３０のチャネルすなわち
ＰＨＶを形成する。Ｎ型導電性の第１，第２の相対的に
高濃度にドープされた領域３８は、それぞれ第１，第２
の領域３６内に注入されて拡散される。各領域３８は付
随する領域３６およびエピタキシャル層３４に対してＮ
ＰＮ接合を形成する。
の第１，第２の距離を隔てた領域３６が注入され、層４
６およびゲート層５０をマスクとして用いてエピタキシ
ャル層３４内に拡散する。領域３６は相対的に低濃度に
ドープされ、ＤＭＯＳデバイス３０のチャネルすなわち
ＰＨＶを形成する。Ｎ型導電性の第１，第２の相対的に
高濃度にドープされた領域３８は、それぞれ第１，第２
の領域３６内に注入されて拡散される。各領域３８は付
随する領域３６およびエピタキシャル層３４に対してＮ
ＰＮ接合を形成する。
【００１４】図６の構造は、完全なデバイスのごく小さ
な一部分であり、もし上側から見れば複数のセルが現わ
れる（図６において）ことに留意すべきである。図６
は、左側のセルの半分と、右側のセルの半分とを示し、
それ以外の部分は図示された部分の鏡像(mirror image)
である。さらに、注入される第１，第２領域３８と共に
第１，第２の領域３８およびそれらの間で限定されるエ
ピタキシャル層３４の一部分は各々、２つの別々のトラ
ンジスタの１つの半分を形成し、セルの図示されてない
部分は他の半分である。
な一部分であり、もし上側から見れば複数のセルが現わ
れる（図６において）ことに留意すべきである。図６
は、左側のセルの半分と、右側のセルの半分とを示し、
それ以外の部分は図示された部分の鏡像(mirror image)
である。さらに、注入される第１，第２領域３８と共に
第１，第２の領域３８およびそれらの間で限定されるエ
ピタキシャル層３４の一部分は各々、２つの別々のトラ
ンジスタの１つの半分を形成し、セルの図示されてない
部分は他の半分である。
【００１５】ゲート５０は、領域３８，領域３６および
エピタキシャル層３４によって形成されるＮＰＮ接合に
隣接する小さな部分を除いて、層４６の厚さによってエ
ピタキシャル層３４から隔てられているので、容量ＣGD
は大きく減少し、ＤＭＯＳデバイス３０のスピードは大
きく改善される。さらにインプラント４４は、ＤＭＯＳ
デバイス３０を通じる実質的な電流経路に対する電流
に、相対的に低い抵抗を与える。領域３６または少なく
とも高濃度にドープされた部分からインプラント４４を
隔てることによって、ＤＭＯＳデバイス３０の降伏電圧
は影響されない。インプラント４４および比較的厚い層
４６は、同一の窒化物層４１と共に形成されるので、全
体の工程は比較的複雑ではなく、自己整合であり、要求
される構成要素の正確な配置を保証する。したがって、
高速低ゲート／ドレイン容量ＤＭＯＳデバイスを形成す
る新規で改良された方法が与えられる。また、低いＯＮ
抵抗を有する高速低ゲート／ドレイン容量ＤＭＯＳデバ
イスを形成する新規で改良された方法が与えられ、付加
的なマスク工程またはアライメント工程を必要とするこ
となしに組み込むことが可能である。
エピタキシャル層３４によって形成されるＮＰＮ接合に
隣接する小さな部分を除いて、層４６の厚さによってエ
ピタキシャル層３４から隔てられているので、容量ＣGD
は大きく減少し、ＤＭＯＳデバイス３０のスピードは大
きく改善される。さらにインプラント４４は、ＤＭＯＳ
デバイス３０を通じる実質的な電流経路に対する電流
に、相対的に低い抵抗を与える。領域３６または少なく
とも高濃度にドープされた部分からインプラント４４を
隔てることによって、ＤＭＯＳデバイス３０の降伏電圧
は影響されない。インプラント４４および比較的厚い層
４６は、同一の窒化物層４１と共に形成されるので、全
体の工程は比較的複雑ではなく、自己整合であり、要求
される構成要素の正確な配置を保証する。したがって、
高速低ゲート／ドレイン容量ＤＭＯＳデバイスを形成す
る新規で改良された方法が与えられる。また、低いＯＮ
抵抗を有する高速低ゲート／ドレイン容量ＤＭＯＳデバ
イスを形成する新規で改良された方法が与えられ、付加
的なマスク工程またはアライメント工程を必要とするこ
となしに組み込むことが可能である。
【００１６】本発明が教示する様々な実施例を以下に示
す。
す。
【００１７】１． 基板を提供する段階と、その基板の
表面上に第１導電性を有する第１の材料層を形成する段
階と、第２導電性の第１，第２の距離を隔てた領域の間
の第１材料層上に相対的に厚い絶縁材料層を形成する段
階と、相対的に厚い絶縁材料層、第２導電性の第１，第
２の距離を隔てた領域、および第１導電性の第１，第２
の距離を隔てた領域上に相対的に薄い絶縁材料層を形成
する段階と、相対的に厚い絶縁材料層、第２導電性の第
１，第２の距離を隔てた領域の一部分、および第１導電
性の第１，第２の距離を隔てた領域の一部分上における
相対的に薄い絶縁材料層上にゲート層を形成する段階
と、第１導電性とは異なる第２導電性の第１，第２の距
離を隔てた領域を前記第１の層内に拡散する段階と、第
１導電性の第１，第２の距離を隔てた領域を第２導電性
の第１，第２の距離を隔てた領域内に拡散する段階とか
ら構成される高速低ゲート／ドレインＤＭＯＳデバイス
を形成する方法。
表面上に第１導電性を有する第１の材料層を形成する段
階と、第２導電性の第１，第２の距離を隔てた領域の間
の第１材料層上に相対的に厚い絶縁材料層を形成する段
階と、相対的に厚い絶縁材料層、第２導電性の第１，第
２の距離を隔てた領域、および第１導電性の第１，第２
の距離を隔てた領域上に相対的に薄い絶縁材料層を形成
する段階と、相対的に厚い絶縁材料層、第２導電性の第
１，第２の距離を隔てた領域の一部分、および第１導電
性の第１，第２の距離を隔てた領域の一部分上における
相対的に薄い絶縁材料層上にゲート層を形成する段階
と、第１導電性とは異なる第２導電性の第１，第２の距
離を隔てた領域を前記第１の層内に拡散する段階と、第
１導電性の第１，第２の距離を隔てた領域を第２導電性
の第１，第２の距離を隔てた領域内に拡散する段階とか
ら構成される高速低ゲート／ドレインＤＭＯＳデバイス
を形成する方法。
【００１８】２． 上記１．に記載された高速低ゲート
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、相対的に厚い絶縁材料層を形成する段階は、第１材
料層上に窒化物層を堆積する段階と、第２導電性の第１
および第２の距離を隔てた領域の間にそれらを通じる開
口を限定するため窒化物層をパターニングする段階と、
その開口内で第１の材料層上に相対的に厚いフィールド
酸化物層を成長させる段階とを含む方法。
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、相対的に厚い絶縁材料層を形成する段階は、第１材
料層上に窒化物層を堆積する段階と、第２導電性の第１
および第２の距離を隔てた領域の間にそれらを通じる開
口を限定するため窒化物層をパターニングする段階と、
その開口内で第１の材料層上に相対的に厚いフィールド
酸化物層を成長させる段階とを含む方法。
【００１９】３． 上記２．に記載された高速低ゲート
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、相対的に厚いフィールド酸化物層を成長させる段階
に先だって、開口を介して不純物を第１材料層に注入す
る段階を更に含む方法。
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、相対的に厚いフィールド酸化物層を成長させる段階
に先だって、開口を介して不純物を第１材料層に注入す
る段階を更に含む方法。
【００２０】４． 上記２．に記載された高速低ゲート
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、比較的厚いフィールド酸化物層を成長させる段階
は、約１０００オングストローム以上の厚さにフィール
ド酸化物層を成長させる段階を含む方法。
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、比較的厚いフィールド酸化物層を成長させる段階
は、約１０００オングストローム以上の厚さにフィール
ド酸化物層を成長させる段階を含む方法。
【００２１】５． シリコン基板を提供する段階と、そ
の基板上に第１導電性を有するエピタキシャル層を成長
させる段階と、エピタキシャル層上に窒化物層を堆積す
る段階と、第２導電性の第１，第２の距離を隔てた領域
の間を介して開口を限定するため窒化物層をパターニン
グする段階と、その開口においてエピタキシャル層上に
相対的に厚いフィールド酸化物層を成長させる段階と、
相対的に厚いフィールド酸化物層、第２導電性の第１，
第２の距離を隔てた領域、および第１導電性の第１，第
２の距離を隔てた領域上に相対的に薄いゲート酸化物層
を成長させる段階と、相対的に厚いフィールド酸化物
層、第２導電性の第１，第２の距離を隔てた領域の一部
分、および第１導電性の第１，第２の距離を隔てた領域
の一部分上における相対的に薄いゲート酸化物層上にゲ
ート層を形成する段階と、第１導電性とは異なる第２導
電性の第１，第２の距離を隔てた領域をエピタキシャル
層内に拡散する段階と、第１導電性の第１，第２の距離
を隔てた領域を第２導電性の第１，第２の距離を隔てた
領域内に拡散する段階とから構成される高速低ゲート／
ドレインＤＭＯＳデバイスを形成する方法。
の基板上に第１導電性を有するエピタキシャル層を成長
させる段階と、エピタキシャル層上に窒化物層を堆積す
る段階と、第２導電性の第１，第２の距離を隔てた領域
の間を介して開口を限定するため窒化物層をパターニン
グする段階と、その開口においてエピタキシャル層上に
相対的に厚いフィールド酸化物層を成長させる段階と、
相対的に厚いフィールド酸化物層、第２導電性の第１，
第２の距離を隔てた領域、および第１導電性の第１，第
２の距離を隔てた領域上に相対的に薄いゲート酸化物層
を成長させる段階と、相対的に厚いフィールド酸化物
層、第２導電性の第１，第２の距離を隔てた領域の一部
分、および第１導電性の第１，第２の距離を隔てた領域
の一部分上における相対的に薄いゲート酸化物層上にゲ
ート層を形成する段階と、第１導電性とは異なる第２導
電性の第１，第２の距離を隔てた領域をエピタキシャル
層内に拡散する段階と、第１導電性の第１，第２の距離
を隔てた領域を第２導電性の第１，第２の距離を隔てた
領域内に拡散する段階とから構成される高速低ゲート／
ドレインＤＭＯＳデバイスを形成する方法。
【００２２】６． 上記５．に記載された高速低ゲート
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、相対的に厚いフィールド酸化物層を成長させる段階
に先だって、開口を介して不純物をエピタキシャル層に
注入する段階を更に含む方法。
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、相対的に厚いフィールド酸化物層を成長させる段階
に先だって、開口を介して不純物をエピタキシャル層に
注入する段階を更に含む方法。
【００２３】７． 上記５．に記載された高速低ゲート
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、相対的に厚いフィールド酸化物層を成長させる段階
は、約１０００オングストローム以上の厚さにフィール
ド酸化物層を成長させる段階を更に含む方法。
／ドレイン容量ＤＭＯＳデバイスを形成する方法であっ
て、相対的に厚いフィールド酸化物層を成長させる段階
は、約１０００オングストローム以上の厚さにフィール
ド酸化物層を成長させる段階を更に含む方法。
【００２４】８． 基板と、その基板の表面上に形成さ
れる第１導電性を有する第１材料層と、その第１の層内
で拡散される、第１導電性とは異なる第２導電性の第
１，第２の距離を隔てた領域と、第２導電性の第１，第
２領域内に拡散される第１導電性の第１，第２の距離を
隔てた領域と、第２導電性の第１，第２の距離を隔てた
領域の間の、第１材料層上に形成される相対的に厚い絶
縁材料層と、相対的に厚いフィールド酸化物層、第２導
電性の第１，第２の距離を隔てた領域、および第１導電
性の第１，第２の距離を隔てた領域上に形成される相対
的に薄い絶縁材料層と、相対的に厚い絶縁材料層、第２
導電性の第１，第２の距離を隔てた領域の一部分、およ
び第１導電性の第１，第２の距離を隔てた領域の一部分
上における相対的に薄い絶縁材料層上に形成されるゲー
ト層とから構成される高速低ゲート／ドレイン容量ＤＭ
ＯＳデバイス。
れる第１導電性を有する第１材料層と、その第１の層内
で拡散される、第１導電性とは異なる第２導電性の第
１，第２の距離を隔てた領域と、第２導電性の第１，第
２領域内に拡散される第１導電性の第１，第２の距離を
隔てた領域と、第２導電性の第１，第２の距離を隔てた
領域の間の、第１材料層上に形成される相対的に厚い絶
縁材料層と、相対的に厚いフィールド酸化物層、第２導
電性の第１，第２の距離を隔てた領域、および第１導電
性の第１，第２の距離を隔てた領域上に形成される相対
的に薄い絶縁材料層と、相対的に厚い絶縁材料層、第２
導電性の第１，第２の距離を隔てた領域の一部分、およ
び第１導電性の第１，第２の距離を隔てた領域の一部分
上における相対的に薄い絶縁材料層上に形成されるゲー
ト層とから構成される高速低ゲート／ドレイン容量ＤＭ
ＯＳデバイス。
【００２５】９． 相対的に厚い絶縁材料層は酸化物を
含む上記８．に記載された高速低ゲート／ドレインＤＭ
ＯＳデバイス。
含む上記８．に記載された高速低ゲート／ドレインＤＭ
ＯＳデバイス。
【００２６】１０． 相対的に厚い絶縁材料層は約１０
００オングストローム以上の厚さである上記８．に記載
された高速低ゲート／ドレインＤＭＯＳデバイス。
００オングストローム以上の厚さである上記８．に記載
された高速低ゲート／ドレインＤＭＯＳデバイス。
【００２７】１１． 相対的に厚い絶縁材料層は約５０
００ないし６０００オングストロームの厚さの範囲内に
ある上記８．に記載された高速低ゲート／ドレインＤＭ
ＯＳデバイス。
００ないし６０００オングストロームの厚さの範囲内に
ある上記８．に記載された高速低ゲート／ドレインＤＭ
ＯＳデバイス。
【００２８】１２． 第１材料層上に形成され、第２導
電性の第１，第２の距離を隔てた領域の間で開口を限定
するパターニングされた材料層を更に含む上記８．に記
載された高速低ゲート／ドレインＤＭＯＳデバイスであ
って、相対的に厚い絶縁材料層はその開口内で成長した
酸化物を含むＤＭＯＳデバイス。
電性の第１，第２の距離を隔てた領域の間で開口を限定
するパターニングされた材料層を更に含む上記８．に記
載された高速低ゲート／ドレインＤＭＯＳデバイスであ
って、相対的に厚い絶縁材料層はその開口内で成長した
酸化物を含むＤＭＯＳデバイス。
【図１】従来のＤＭＯＳデバイスの断面図である。
【図２】ＤＭＯＳデバイスの概略図である。
【図３】本発明によるＤＭＯＳデバイスの製造工程を示
す断面図である。
す断面図である。
【図４】本発明によるＤＭＯＳデバイスの製造工程を示
す断面図である。
す断面図である。
【図５】本発明によるＤＭＯＳデバイスの製造工程を示
す断面図である。
す断面図である。
【図６】本発明によるＤＭＯＳデバイスの製造工程を示
す断面図である。
す断面図である。
３２ 基板 ３４ エピタキシャル層 ３６ 第１，第２の距離を隔てた領域 ３８ 第１，第２の距離を隔てた領域 ４１ 窒化物層 ４６ 相対的に厚いフィールド酸化物層 ４８ 相対的に薄いゲート酸化物層 ５０ ゲート層
Claims (3)
- 【請求項１】 基板（３２）を提供する段階；前記基板
（３２）の表面上に第１導電性を有する第１材料層（３
４）を形成する段階；前記第１材料層（３４）上に相対
的に厚い絶縁材料層（４６）を形成する段階；前記相対
的に厚い絶縁材料層上に相対的に薄い絶縁材料層（４
８）を形成する段階；前記相対的に厚い絶縁材料層（４
６）上における相対的に薄い絶縁材料層（４８）上にゲ
ート層（５０）を形成する段階；前記第１導電性とは異
なる第２導電性の第１，第２の距離を隔てた領域（３
６）を、前記第１の層（３４）内に拡散する段階であっ
て、前記第１および第２の距離を隔てた領域（３６）は
前記相対的に厚い絶縁材料層によって隔てられて対抗す
る側に配置される段階；および前記第１導電性の第１，
第２の距離を隔てた領域（３８）を前記第２導電性の前
記第１，第２領域内に拡散する段階であって、前記相対
的に薄い絶縁材料層（４８）と前記ゲート層（５０）の
一部分とが前記第２導電性の前記第１，第２の距離を隔
てた領域（３６）の一部分と前記第１導電性の前記第
１，第２の距離を隔てた領域（３６）の一部分とを覆う
ように、前記第２導電性の前記第１，第２の距離を隔て
た領域（３６）と前記第１導電性の前記第１，第２の距
離を隔てた領域（３８）とは配置される段階；から構成
されることを特徴とする高速低ゲート／ドレイン容量Ｄ
ＭＯＳデバイスを形成する方法。 - 【請求項２】 シリコン基板（３２）を提供する段階；
前記基板（３２）の表面上に第１導電性を有するエピタ
キシャル層（３４）を成長させる段階；前記エピタキシ
ャル層（３４）上に窒化物層（４１）を堆積する段階；
それらを通じて開口を限定するため窒化物層（４１）を
パターニングする段階；前記開口（４２）において前記
エピタキシャル層（３４）上で相対的に厚いフィールド
酸化物層（４６）を成長させる段階；前記相対的に厚い
フィールド酸化物層（４６）上に相対的に薄いゲート酸
化物層（４８）を成長させる段階；前記相対的に厚いフ
ィールド酸化物層上における前記相対的に薄いゲート酸
化物層上にゲート層（５０）を形成する段階；前記第１
導電性とは異なる第２導電性の第１，第２の距離を隔て
た領域（３６）を、前記エピタキシャル層（３４）内に
拡散する段階であって、前記第１，第２の距離を隔てた
領域（３６）は前記相対的に厚い絶縁材料層によって隔
てられて対抗する側に配置される段階；および前記第１
導電性の第１，第２の距離を隔てた領域（３８）を前記
第２導電性の前記第１，第２領域内に拡散する段階であ
って、前記相対的に薄いゲート酸化物層（４８）の一部
分と前記ゲート層（５０）の一部分とが前記第２導電性
の前記第１，第２の距離を隔てた領域（３６）の一部分
と前記第１導電性の前記第１，第２の距離を隔てた領域
（３６）の一部分とを覆うように、前記第２導電性の前
記第１，第２の距離を隔てた領域（３６）と前記第１導
電性の前記第１，第２の距離を隔てた領域（３８）とは
配置される段階；から構成されることを特徴とする高速
低ゲート／ドレイン容量ＤＭＯＳデバイスを形成する方
法。 - 【請求項３】 基板（３２）；前記基板の表面上に形成
され、第１導電性を有する第１材料層（３４）；前記第
１の層（３４）内に拡散される、前記第１導電性とは異
なる第２導電性の第１，第２の距離を隔てた領域（３
６）；前記第２導電性の前記第１，第２領域（３６）内
に拡散される前記第１導電性の第１，第２の距離を隔て
た領域（３８）；前記第１導電性の相対的に高い導電性
領域を形成するため、第２導電性の前記第１，第２の距
離を隔てた領域の間の距離を隔てられた領域内に注入さ
れるドーパント（４４）；第２導電性の前記第１，第２
の距離を隔てた領域（３６）の間の前記第１材料層上に
形成されかつ注入された前記ドーパント（４４）上にあ
る相対的に厚い絶縁材料層（４６）；前記相対的に厚い
絶縁材料層（４６）、前記第２導電性の前記第１，第２
の距離を隔てた領域（３６）、および前記第１導電性の
前記第１，第２の距離を隔てた領域（３８）上に形成さ
れる相対的に薄い絶縁材料層（４８）；および前記相対
的に厚い絶縁材料層（４６）、前記第２導電性の前記第
１，第２の距離を隔てた領域（３６）の一部分、および
前記第１導電性の前記第１，第２の距離を隔てた領域
（３８）の一部分上における前記相対的に薄い絶縁材料
層上に形成されるゲート層（５０）；から構成されるこ
とを特徴とする高速低ゲート／ドレイン容量ＤＭＯＳデ
バイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/943,651 US5273922A (en) | 1992-09-11 | 1992-09-11 | High speed, low gate/drain capacitance DMOS device |
| US943651 | 1992-09-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204484A true JPH06204484A (ja) | 1994-07-22 |
Family
ID=25480026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5230748A Pending JPH06204484A (ja) | 1992-09-11 | 1993-08-25 | 高速低ゲ−ト／ドレイン容量ｄｍｏｓデバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5273922A (ja) |
| EP (1) | EP0586835A1 (ja) |
| JP (1) | JPH06204484A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032919A (ja) * | 2007-07-27 | 2009-02-12 | Sumitomo Electric Ind Ltd | 酸化膜電界効果トランジスタおよびその製造方法 |
| JP2012124536A (ja) * | 2012-03-23 | 2012-06-28 | Sumitomo Electric Ind Ltd | 酸化膜電界効果トランジスタおよびその製造方法 |
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