JP3394562B2 - Ｍｏｓｆｅｔ製造方法 - Google Patents
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【０００１】
【産業上の利用分野】本発明は、金属酸化物電界効果ト
ランジスタ（ＭＯＳＦＥＴ）に関し、特に限界電圧およ
び接合容量を減少でき、かつ工程の単純化が可能なＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の構造
のＭＯＳＦＥＴ製造方法に関する。
ランジスタ（ＭＯＳＦＥＴ）に関し、特に限界電圧およ
び接合容量を減少でき、かつ工程の単純化が可能なＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の構造
のＭＯＳＦＥＴ製造方法に関する。
【０００２】
【従来の技術】一般的なＭＯＳＦＥＴは、ゲート電極の
エッジ部分において、高電界が形成されてホットキャリ
ヤが発生し、発生されたホットキャリヤがゲート絶縁膜
にトラップされる場合、ゲート絶縁膜に欠点が発生する
のでＭＯＳＦＥＴの動作特性が低下されるのみならず、
寿命が短縮される問題点があった。このようなホットキ
ャリヤの効果を減少させるために、図１〜図３に示すよ
うなＬＤＤ構造のＭＯＳＦＥＴが考えられる。
エッジ部分において、高電界が形成されてホットキャリ
ヤが発生し、発生されたホットキャリヤがゲート絶縁膜
にトラップされる場合、ゲート絶縁膜に欠点が発生する
のでＭＯＳＦＥＴの動作特性が低下されるのみならず、
寿命が短縮される問題点があった。このようなホットキ
ャリヤの効果を減少させるために、図１〜図３に示すよ
うなＬＤＤ構造のＭＯＳＦＥＴが考えられる。
【０００３】図１に示すように、Ｐ型基板１１上に各セ
ルを電気的に絶縁するためのフィールド酸化膜１２を形
成し、その後Ｐ型基板１１の全表面にわたってゲート絶
縁膜１３を形成し、そのゲート絶縁膜１３上にポリシリ
コン膜を塗布したのちパターニングしてゲート電極１４
を形成する。ついで、ゲート電極１４の露出された表面
を酸化させてゲートギャップ（Ｇａｐ）酸化膜１５を形
成し、ゲート側壁用ポリシリコン膜１６を基板の全ての
表面にわたって形成する。図２に示すように、ポリシリ
コン膜１６をＲＩＥ法により異方性エッチングしてゲー
ト側壁１７を形成する。前記工程において、ゲート電極
１４上に形成されたゲートギャップ酸化膜１５は、ゲー
ト側壁１７を形成するためのポリシリコン膜１６のエッ
チングの時のエッチングストッパとして作用する。ゲー
トギャップ酸化膜１５およびゲート側壁１７をマスクと
して自己アライメントさせて高濃度のＮ+ の不純物をイ
オン注入し、これを拡散させ、フィールド酸化膜１２と
ゲート側壁１７との間のアクチブ領域に、高濃度のＮ+
型ソース／ドレーン領域１８ａ，１８ｂを形成する。
ルを電気的に絶縁するためのフィールド酸化膜１２を形
成し、その後Ｐ型基板１１の全表面にわたってゲート絶
縁膜１３を形成し、そのゲート絶縁膜１３上にポリシリ
コン膜を塗布したのちパターニングしてゲート電極１４
を形成する。ついで、ゲート電極１４の露出された表面
を酸化させてゲートギャップ（Ｇａｐ）酸化膜１５を形
成し、ゲート側壁用ポリシリコン膜１６を基板の全ての
表面にわたって形成する。図２に示すように、ポリシリ
コン膜１６をＲＩＥ法により異方性エッチングしてゲー
ト側壁１７を形成する。前記工程において、ゲート電極
１４上に形成されたゲートギャップ酸化膜１５は、ゲー
ト側壁１７を形成するためのポリシリコン膜１６のエッ
チングの時のエッチングストッパとして作用する。ゲー
トギャップ酸化膜１５およびゲート側壁１７をマスクと
して自己アライメントさせて高濃度のＮ+ の不純物をイ
オン注入し、これを拡散させ、フィールド酸化膜１２と
ゲート側壁１７との間のアクチブ領域に、高濃度のＮ+
型ソース／ドレーン領域１８ａ，１８ｂを形成する。
【０００４】図３に示すように、ゲート側壁１７を除去
し、ゲートギャップ酸化膜１５をマスクとして自己アラ
イメントさせて低濃度のＮ- 型の不純物をイオン注入
し、これを拡散させ、ゲートギャップ酸化膜１５と前記
Ｎ+ 型ソース／ドレーン領域１８ａ，１８ｂとの間のア
クチブ領域に、低濃度のＮ- 型ソース／ドレーン領域１
９ａ，１９ｂを形成する。したがって、ＭＯＳＦＥＴ
は、ソース／ドレーン領域が高濃度の不純物領域１８
ａ，１８ｂと低濃度の不純物領域１９ａ，１９ｂとから
なるＬＤＤ構造を有する。
し、ゲートギャップ酸化膜１５をマスクとして自己アラ
イメントさせて低濃度のＮ- 型の不純物をイオン注入
し、これを拡散させ、ゲートギャップ酸化膜１５と前記
Ｎ+ 型ソース／ドレーン領域１８ａ，１８ｂとの間のア
クチブ領域に、低濃度のＮ- 型ソース／ドレーン領域１
９ａ，１９ｂを形成する。したがって、ＭＯＳＦＥＴ
は、ソース／ドレーン領域が高濃度の不純物領域１８
ａ，１８ｂと低濃度の不純物領域１９ａ，１９ｂとから
なるＬＤＤ構造を有する。
【０００５】上述したＬＤＤ構造は、高電界によるホッ
トキャリヤ効果を減少することができるが、ソース／ド
レーン領域がＮ- 型不純物領域およびＮ+ 型不純物領域
で構成されているので、抵抗が増加し、これにより、Ｍ
ＯＳＦＥＴの動作速度が遅くなる。また、ゲート側壁の
厚さを正確に調節することが難しいので、所望の幅のソ
ース／ドレーン領域を得ないので、ショートチャネル効
果が発生する問題点があった。
トキャリヤ効果を減少することができるが、ソース／ド
レーン領域がＮ- 型不純物領域およびＮ+ 型不純物領域
で構成されているので、抵抗が増加し、これにより、Ｍ
ＯＳＦＥＴの動作速度が遅くなる。また、ゲート側壁の
厚さを正確に調節することが難しいので、所望の幅のソ
ース／ドレーン領域を得ないので、ショートチャネル効
果が発生する問題点があった。
【０００６】ショートチャンネル効果を減少させるため
には、Ｐ型基板の濃度を高くドーピングさせなければな
らないが、このような方法としてはＰ型基板の自身を高
い濃度でドーピングさせるか、または高濃度のＮ+ 型ソ
ース／ドレーン領域および低濃度のＮ- 型ソース／ドレ
ーン領域を覆うように、Ｐ型不純物をイオン注入して基
板上に別のＰ型不純物領域を形成する方法がある。前記
２つの方法によりＬＤＤ構造のＭＯＳＦＥＴのショート
チャネル効果を減少させることができる。
には、Ｐ型基板の濃度を高くドーピングさせなければな
らないが、このような方法としてはＰ型基板の自身を高
い濃度でドーピングさせるか、または高濃度のＮ+ 型ソ
ース／ドレーン領域および低濃度のＮ- 型ソース／ドレ
ーン領域を覆うように、Ｐ型不純物をイオン注入して基
板上に別のＰ型不純物領域を形成する方法がある。前記
２つの方法によりＬＤＤ構造のＭＯＳＦＥＴのショート
チャネル効果を減少させることができる。
【０００７】しかしながら、ＭＯＳＦＥＴの限界電圧と
ソース／ドレーン領域の接合容量は、不純物のドーピン
グ濃度に比例して増加するが、上記の方法によるＬＤＤ
構造のＭＯＳＦＥＴは、従来のＬＤＤ構造のＭＯＳＦＥ
Ｔ基板の濃度より、基板の濃度が高くドーピングされて
いるので、限界電圧およびソース／ドレーン領域の接合
容量が増加してその動作特性が低下される問題点があっ
た。
ソース／ドレーン領域の接合容量は、不純物のドーピン
グ濃度に比例して増加するが、上記の方法によるＬＤＤ
構造のＭＯＳＦＥＴは、従来のＬＤＤ構造のＭＯＳＦＥ
Ｔ基板の濃度より、基板の濃度が高くドーピングされて
いるので、限界電圧およびソース／ドレーン領域の接合
容量が増加してその動作特性が低下される問題点があっ
た。
【０００８】図４〜図９はショートチャネル効果を減少
させると共に限界電圧およびソース／ドレーン領域の接
合容量を減少させることができる従来のＬＤＤ構造のＭ
ＯＳＦＥＴの製造工程図である。図４を参照すれば、Ｐ
型基板２１上に通常のＬＯＣＯＳ工程によりフィールド
酸化膜２２を形成してフィールド領域およびアクチブ領
域を限定する。
させると共に限界電圧およびソース／ドレーン領域の接
合容量を減少させることができる従来のＬＤＤ構造のＭ
ＯＳＦＥＴの製造工程図である。図４を参照すれば、Ｐ
型基板２１上に通常のＬＯＣＯＳ工程によりフィールド
酸化膜２２を形成してフィールド領域およびアクチブ領
域を限定する。
【０００９】図５に示すように、基板２１の全ての表面
にわたってゲート酸化膜２３、第１ポリシリコン膜２
４、窒化膜２５および第２ポリシリコン膜２６を順次形
成し、ついで前記第２ポリシリコン膜２６、窒化膜２
５、第１ポリシリコン膜２４およびゲート酸化膜２３を
順次パターニングして３層構造のゲートを形成する。ゲ
ートを形成した後基板の全ての表面にわたって酸化膜を
形成しＲＩＥ法により異方性エッチングして側壁酸化膜
１７を形成する。
にわたってゲート酸化膜２３、第１ポリシリコン膜２
４、窒化膜２５および第２ポリシリコン膜２６を順次形
成し、ついで前記第２ポリシリコン膜２６、窒化膜２
５、第１ポリシリコン膜２４およびゲート酸化膜２３を
順次パターニングして３層構造のゲートを形成する。ゲ
ートを形成した後基板の全ての表面にわたって酸化膜を
形成しＲＩＥ法により異方性エッチングして側壁酸化膜
１７を形成する。
【００１０】図６に示すように、基板の全面にわたって
Ｎ+ 型不純物がドーピングされた第３ポリシリコン膜２
８を形成した後、フィールド間のアクチブ領域にのみ第
３ポリシリコン膜２８が残存するように選択的にエッチ
ングする。基板の全面にわたってホトレジスト膜２９を
塗布した後前記第３ポリシリコン膜２８が露出される時
までエッチングバックする。
Ｎ+ 型不純物がドーピングされた第３ポリシリコン膜２
８を形成した後、フィールド間のアクチブ領域にのみ第
３ポリシリコン膜２８が残存するように選択的にエッチ
ングする。基板の全面にわたってホトレジスト膜２９を
塗布した後前記第３ポリシリコン膜２８が露出される時
までエッチングバックする。
【００１１】図７に示すように、ゲート２４の上方の窒
化膜２５が露出される時まで第２ポリシリコン膜２６お
よび第３ポリシリコン膜２８をエッチングする。この
時、ゲート２４の上方の第２ポリシリコン膜２６および
第３ポリシリコン膜２８は全て除去され、ゲート２４と
フィールド酸化膜２２間のアクチブ領域上にＮ+ 型ドー
ピングされた第３ポリシリコン膜２８が残存することと
なる。この時、残存しているＮ+ 型ドーピングされた第
３ポリシリコン膜２８は、後続されるＮ+ 型ソース／ド
レーン領域を形成するための拡散工程が行われる時、高
濃度のＮ+ 型ソース／ドレーン領域のための拡散ソース
として作用し、ゲート上の窒化膜は前記エッチング工程
の際のストッパとして作用する。
化膜２５が露出される時まで第２ポリシリコン膜２６お
よび第３ポリシリコン膜２８をエッチングする。この
時、ゲート２４の上方の第２ポリシリコン膜２６および
第３ポリシリコン膜２８は全て除去され、ゲート２４と
フィールド酸化膜２２間のアクチブ領域上にＮ+ 型ドー
ピングされた第３ポリシリコン膜２８が残存することと
なる。この時、残存しているＮ+ 型ドーピングされた第
３ポリシリコン膜２８は、後続されるＮ+ 型ソース／ド
レーン領域を形成するための拡散工程が行われる時、高
濃度のＮ+ 型ソース／ドレーン領域のための拡散ソース
として作用し、ゲート上の窒化膜は前記エッチング工程
の際のストッパとして作用する。
【００１２】図８に示すように、ホトレジスト膜２９と
側壁酸化膜２７とを順次除去し、前記ゲート２４に残存
しているポリシリコン膜２８をマスクとして自己アライ
メントさせて低濃度のＮ- 型およびＰ- 型不純物を順次
イオン注入する。
側壁酸化膜２７とを順次除去し、前記ゲート２４に残存
しているポリシリコン膜２８をマスクとして自己アライ
メントさせて低濃度のＮ- 型およびＰ- 型不純物を順次
イオン注入する。
【００１３】ついでイオン注入された不純物を拡散させ
ると、低濃度のＮ- 型ソース／ドレーン領域３１ａ，３
１ｂが形成される。この時残存しているＮ+ 型ドーピン
グされたポリシリコン膜２８から不純物が拡散されて高
濃度のＮ+ 型ソース／ドレーン領域３０ａ，３０ｂが形
成され、これと同時にイオン注入されたＰ- 型不純物も
拡散されて低濃度のＰ- 型不純物領域３２ａ，３２ｂが
形成される。
ると、低濃度のＮ- 型ソース／ドレーン領域３１ａ，３
１ｂが形成される。この時残存しているＮ+ 型ドーピン
グされたポリシリコン膜２８から不純物が拡散されて高
濃度のＮ+ 型ソース／ドレーン領域３０ａ，３０ｂが形
成され、これと同時にイオン注入されたＰ- 型不純物も
拡散されて低濃度のＰ- 型不純物領域３２ａ，３２ｂが
形成される。
【００１４】上述したイオン注入工程において、低濃度
のＮ- 型およびＰ- 型不純物が残存している第３ポリシ
リコン膜２８およびゲート２４をマスクとしてイオン注
入されるので、低濃度のＮ- 型ソース／ドレーン領域３
１ａ，３１ｂは、前記高度Ｎ+ 型ソース／ドレーン領域
３０ａ，３０ｂと各々当接するように形成され、低濃度
のＰ- 型不純物領域３２ａ，３２ｂは、前記各々の低濃
度のＮ- 型ソース／ドレーン領域３１ａ，３１ｂのみを
覆うように形成される。
のＮ- 型およびＰ- 型不純物が残存している第３ポリシ
リコン膜２８およびゲート２４をマスクとしてイオン注
入されるので、低濃度のＮ- 型ソース／ドレーン領域３
１ａ，３１ｂは、前記高度Ｎ+ 型ソース／ドレーン領域
３０ａ，３０ｂと各々当接するように形成され、低濃度
のＰ- 型不純物領域３２ａ，３２ｂは、前記各々の低濃
度のＮ- 型ソース／ドレーン領域３１ａ，３１ｂのみを
覆うように形成される。
【００１５】図９に示すように、基板全ての表面にわた
って平坦化用ＳＯＧ膜３３を形成し、前記第２ポリシリ
コン膜２８との内部接続のため、前記ＳＯＧ膜３３をエ
ッチングしてコンタクトを形成し、金属電極３４を形成
してＬＤＤ構造のＭＯＳＦＥＴを製造する。
って平坦化用ＳＯＧ膜３３を形成し、前記第２ポリシリ
コン膜２８との内部接続のため、前記ＳＯＧ膜３３をエ
ッチングしてコンタクトを形成し、金属電極３４を形成
してＬＤＤ構造のＭＯＳＦＥＴを製造する。
【００１６】前述したＬＤＤ構造のＭＯＳＦＥＴは、Ｐ
- 型不純物領域が高濃度および低濃度のソース／ドレー
ン領域のみを覆うように形成されているので、Ｐ- 型不
純物領域が高濃度および低濃度のソース／ドレーン領域
を覆う従来のＬＤＤ構造のＭＯＳＦＥＴよりも、接合容
量および限界電圧を減少させることができる利点があ
る。
- 型不純物領域が高濃度および低濃度のソース／ドレー
ン領域のみを覆うように形成されているので、Ｐ- 型不
純物領域が高濃度および低濃度のソース／ドレーン領域
を覆う従来のＬＤＤ構造のＭＯＳＦＥＴよりも、接合容
量および限界電圧を減少させることができる利点があ
る。
【００１７】
【発明が解決しようとする課題】しかしながら、前述し
たＬＤＤ構造のＭＯＳＦＥＴの製造方法は、ゲートを３
層構造と形成するために、第１，第２ポリシリコン膜と
窒化膜の形成工程およびエッチング工程を行わなければ
ならないし、ソース／ドレーン金属電極とソース／ドレ
ーン不純物領域間の内部接続用、および高濃度のソース
／ドレーン領域のための拡散ソース用第３ポリシリコン
膜の蒸着およびエッチング工程と、ホトレジストの塗布
およびエッチングバック工程を行わなければならない
等、多数工程が必要とするので、製造工程が複雑化とす
る問題点がある。本発明は、限界電圧およびソース／ド
レーン領域の接合容量を減少させることができ、従来の
ＬＤＤ構造のＭＯＳＦＥＴ製造方法より工程数およびマ
スク数の増加なく、単純なＬＤＤ構造のＭＯＳＦＥＴ製
造方法を提供するにその目的がある。
たＬＤＤ構造のＭＯＳＦＥＴの製造方法は、ゲートを３
層構造と形成するために、第１，第２ポリシリコン膜と
窒化膜の形成工程およびエッチング工程を行わなければ
ならないし、ソース／ドレーン金属電極とソース／ドレ
ーン不純物領域間の内部接続用、および高濃度のソース
／ドレーン領域のための拡散ソース用第３ポリシリコン
膜の蒸着およびエッチング工程と、ホトレジストの塗布
およびエッチングバック工程を行わなければならない
等、多数工程が必要とするので、製造工程が複雑化とす
る問題点がある。本発明は、限界電圧およびソース／ド
レーン領域の接合容量を減少させることができ、従来の
ＬＤＤ構造のＭＯＳＦＥＴ製造方法より工程数およびマ
スク数の増加なく、単純なＬＤＤ構造のＭＯＳＦＥＴ製
造方法を提供するにその目的がある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第１導電型の基板上に酸化膜を形成し
てフィールド領域およびアクチブ領域を限定するステッ
プと，アクチブ領域上にゲート酸化膜を形成するステッ
プと，アクチブ領域に限界電圧を調節するための不純物
をイオン注入するステップと，ポリシリコン膜を前記ゲ
ート酸化膜上に形成するステップと，ポリシリコン膜お
よび酸化膜をエッチングしてゲートを形成するステップ
と，絶縁膜を基板の全面にわたって形成した後、異方性
エッチングしてゲートおよびゲート酸化膜の側面に側壁
スペーサを形成するステップと，前記側壁スペーサをマ
スクとして自己アライメントさせて第２導電型の不純物
をイオン注入して高濃度のソース／ドレーン領域を形成
するステップと，前記フィールド酸化膜とスペーサとの
間の前記高濃度のソース／ドレーン領域に厚膜の絶縁膜
を形成し、ゲート上にゲートギャップ絶縁膜を形成する
ステップと，前記側壁スペーサを除去するステップと，
前記厚膜の絶縁膜およびゲートをマスクとして自己アラ
イメントさせて第１導電型の低濃度不純物および第２導
電型の低濃度不純物をイオン注入して前記高濃度のソー
ス／ドレーン領域とゲートとの間のアクチブ領域内に前
記高濃度のソース／ドレーン領域に当接するように、第
２導電型の低濃度ソース／ドレーン領域を形成し、第２
導電型の低濃度ソース／ドレーン領域を覆うように第１
導電型の低濃度の不純物領域を形成するステップと，を
含む構造のＭＯＳＦＥＴの製造方法を提供する。
めに、本発明は、第１導電型の基板上に酸化膜を形成し
てフィールド領域およびアクチブ領域を限定するステッ
プと，アクチブ領域上にゲート酸化膜を形成するステッ
プと，アクチブ領域に限界電圧を調節するための不純物
をイオン注入するステップと，ポリシリコン膜を前記ゲ
ート酸化膜上に形成するステップと，ポリシリコン膜お
よび酸化膜をエッチングしてゲートを形成するステップ
と，絶縁膜を基板の全面にわたって形成した後、異方性
エッチングしてゲートおよびゲート酸化膜の側面に側壁
スペーサを形成するステップと，前記側壁スペーサをマ
スクとして自己アライメントさせて第２導電型の不純物
をイオン注入して高濃度のソース／ドレーン領域を形成
するステップと，前記フィールド酸化膜とスペーサとの
間の前記高濃度のソース／ドレーン領域に厚膜の絶縁膜
を形成し、ゲート上にゲートギャップ絶縁膜を形成する
ステップと，前記側壁スペーサを除去するステップと，
前記厚膜の絶縁膜およびゲートをマスクとして自己アラ
イメントさせて第１導電型の低濃度不純物および第２導
電型の低濃度不純物をイオン注入して前記高濃度のソー
ス／ドレーン領域とゲートとの間のアクチブ領域内に前
記高濃度のソース／ドレーン領域に当接するように、第
２導電型の低濃度ソース／ドレーン領域を形成し、第２
導電型の低濃度ソース／ドレーン領域を覆うように第１
導電型の低濃度の不純物領域を形成するステップと，を
含む構造のＭＯＳＦＥＴの製造方法を提供する。
【００１９】
【実施例】以下、本発明の実施例を添付された図面に基
づいて詳細に説明する。図１０〜図１４は、本発明の第
１実施例によるＬＤＤ構造のＭＯＳＦＥＴ製造工程であ
る。図１０に示すように、Ｐ型基板４１上に通常のＬＯ
ＣＯＳ工程でフィールド酸化膜４２を成長させてフィー
ルド領域およびアクチブ領域を限定し、アクチブ領域上
にゲート酸化膜４３を形成し、限界電圧を調節するため
に不純物をアクチブ領域にイオン注入する。図１１に示
すように、ゲート酸化膜４３上にポリシリコン膜４４を
蒸着し、このポリシリコン膜４４およびゲート酸化膜４
３をエッチングしてゲートを形成する。図１２に示すよ
うに、基板の全面にわたって窒化膜を形成し、ＲＩＥ法
により異方性エッチングしてゲート４４およびゲート酸
化膜４４の側面に側壁スペーサ４５を形成する。
づいて詳細に説明する。図１０〜図１４は、本発明の第
１実施例によるＬＤＤ構造のＭＯＳＦＥＴ製造工程であ
る。図１０に示すように、Ｐ型基板４１上に通常のＬＯ
ＣＯＳ工程でフィールド酸化膜４２を成長させてフィー
ルド領域およびアクチブ領域を限定し、アクチブ領域上
にゲート酸化膜４３を形成し、限界電圧を調節するため
に不純物をアクチブ領域にイオン注入する。図１１に示
すように、ゲート酸化膜４３上にポリシリコン膜４４を
蒸着し、このポリシリコン膜４４およびゲート酸化膜４
３をエッチングしてゲートを形成する。図１２に示すよ
うに、基板の全面にわたって窒化膜を形成し、ＲＩＥ法
により異方性エッチングしてゲート４４およびゲート酸
化膜４４の側面に側壁スペーサ４５を形成する。
【００２０】前記側壁スペーサ４５をマスクとして自己
アライメントさせて高濃度のＮ+ 型不純物をフィールド
酸化膜４２と側壁スペーサ４５間のアクチブ領域にイオ
ン注入して高濃度のＮ+ 型ソース／ドレーン領域４６
ａ，４６ｂを形成する。図１３に示すように、前記フィ
ールド酸化膜４２を形成する方法と同様にＬＯＣＯＳ工
程を行ってＰ型基板４１上に厚膜の酸化膜４７を形成す
る。この時、窒化膜となる側壁スペーサ４５が厚膜の酸
化膜４７の形成を制限するブロッキング手段として作用
してフィールド酸化膜４２と側壁スペーサ４５間のアク
チブ領域上では約１０００Å乃至１５００Å厚さとな
る。厚膜の酸化膜４７の形成工程の際、ポリシリコン膜
４４の上方部位も酸化されゲートギャップ酸化膜４８が
形成される。
アライメントさせて高濃度のＮ+ 型不純物をフィールド
酸化膜４２と側壁スペーサ４５間のアクチブ領域にイオ
ン注入して高濃度のＮ+ 型ソース／ドレーン領域４６
ａ，４６ｂを形成する。図１３に示すように、前記フィ
ールド酸化膜４２を形成する方法と同様にＬＯＣＯＳ工
程を行ってＰ型基板４１上に厚膜の酸化膜４７を形成す
る。この時、窒化膜となる側壁スペーサ４５が厚膜の酸
化膜４７の形成を制限するブロッキング手段として作用
してフィールド酸化膜４２と側壁スペーサ４５間のアク
チブ領域上では約１０００Å乃至１５００Å厚さとな
る。厚膜の酸化膜４７の形成工程の際、ポリシリコン膜
４４の上方部位も酸化されゲートギャップ酸化膜４８が
形成される。
【００２１】図１４に示すように、残った窒化膜を除去
し、前記ゲート４４および厚膜の酸化膜４７をマスクと
して自己アライメントさせてＮ- 型およびＰ- 型不純物
を順次イオン注入する。低濃度のＮ- 型ソース／ドレー
ン領域４９ａ，４９ｂが、前記高濃度のＮ+ 型ソース／
ドレーン領域４６ａ，４６ｂに各々当接するように、前
記ゲート４４と厚膜の酸化膜４７間のアクチブ領域内に
形成され、低濃度のＰ- 型不純物領域５０ａ，５０ｂが
前記低濃度のＮ- 型ソース／ドレーン領域４９ａ，４９
ｂを覆うように、前記ゲート４４と厚膜酸化膜４７間の
アクチブ領域内に形成される。
し、前記ゲート４４および厚膜の酸化膜４７をマスクと
して自己アライメントさせてＮ- 型およびＰ- 型不純物
を順次イオン注入する。低濃度のＮ- 型ソース／ドレー
ン領域４９ａ，４９ｂが、前記高濃度のＮ+ 型ソース／
ドレーン領域４６ａ，４６ｂに各々当接するように、前
記ゲート４４と厚膜の酸化膜４７間のアクチブ領域内に
形成され、低濃度のＰ- 型不純物領域５０ａ，５０ｂが
前記低濃度のＮ- 型ソース／ドレーン領域４９ａ，４９
ｂを覆うように、前記ゲート４４と厚膜酸化膜４７間の
アクチブ領域内に形成される。
【００２２】これにより、高濃度のＮ+ 型ソース／ドレ
ーン領域４６ａ，４６ｂおよび低濃度のＮ- 型ソース／
ドレーン領域４９ａ，４９ｂを有するＬＤＤ構造のＭＯ
ＳＦＥＴが製造される。すなわち、Ｎ- 型およびＰ- イ
オン注入の際、厚膜の酸化膜が不純物イオン注入を制限
するブロッキング手段としてＮ- 型およびＰ- 型不純物
が厚膜の酸化膜４７を通じてはイオン注入されないの
で、低濃度のＮ- 型ソース／ドレーン領域４９ａ，４９
ｂおよびＰ- 型不純物領域５０ａ，５０ｂは、酸化膜４
７とゲート４４間のアクチブ領域にのみ形成される。
ーン領域４６ａ，４６ｂおよび低濃度のＮ- 型ソース／
ドレーン領域４９ａ，４９ｂを有するＬＤＤ構造のＭＯ
ＳＦＥＴが製造される。すなわち、Ｎ- 型およびＰ- イ
オン注入の際、厚膜の酸化膜が不純物イオン注入を制限
するブロッキング手段としてＮ- 型およびＰ- 型不純物
が厚膜の酸化膜４７を通じてはイオン注入されないの
で、低濃度のＮ- 型ソース／ドレーン領域４９ａ，４９
ｂおよびＰ- 型不純物領域５０ａ，５０ｂは、酸化膜４
７とゲート４４間のアクチブ領域にのみ形成される。
【００２３】図１５〜図１９は本発明の第２実施例によ
るＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。こ
の第２実施例によるＭＯＳＦＥＴ製造工程と、前記した
第１実施例によるＭＯＳＦＥＴ製造工程との差異点は、
ゲート側壁スペーサとして、第１実施例では、単一の窒
化膜のみが使用され、第２実施例では、薄膜の窒化膜と
ポリシリコン膜とを使用する点である。
るＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。こ
の第２実施例によるＭＯＳＦＥＴ製造工程と、前記した
第１実施例によるＭＯＳＦＥＴ製造工程との差異点は、
ゲート側壁スペーサとして、第１実施例では、単一の窒
化膜のみが使用され、第２実施例では、薄膜の窒化膜と
ポリシリコン膜とを使用する点である。
【００２４】第２実施例によるＬＤＤ構造のＭＯＳＦＥ
Ｔの製造工程を説明すれば、図１５に示すように、Ｐ型
基板６１上に通常のＬＯＣＯＳ工程により、フィールド
酸化膜６２を形成してフィールド領域およびアクチブ領
域を限定し、アクチブ領域上にゲート酸化膜６３を形成
する。ゲート酸化膜６３を形成した後、アクチブ領域に
限界電圧の調節用不純物を注入する。
Ｔの製造工程を説明すれば、図１５に示すように、Ｐ型
基板６１上に通常のＬＯＣＯＳ工程により、フィールド
酸化膜６２を形成してフィールド領域およびアクチブ領
域を限定し、アクチブ領域上にゲート酸化膜６３を形成
する。ゲート酸化膜６３を形成した後、アクチブ領域に
限界電圧の調節用不純物を注入する。
【００２５】図１６に示すように、ゲート酸化膜６３上
にポリシリコン膜６４を蒸着し、このポリシリコン膜６
４およびゲート酸化膜４３をパターニングしてアクチブ
領域上にゲートを形成する。図１７に示すように、基板
の全面にわたって薄膜の窒化膜とポリシリコン膜６６と
を順次蒸着し、ＲＩＥ法により異方性エッチングしてゲ
ート６４およびゲート酸化膜６３の側面に窒化膜６５と
ポリシリコン膜６６とからなる側壁スペーサを形成す
る。ついで、高濃度のＮ+ 型不純物を側壁スペーサマス
クとして自己アライメントさせてアクチブ領域内にイオ
ン注入して高濃度のＮ+ 型ソース／ドレーン領域６７
ａ，６７ｂをフィールド酸化膜４２と側壁スペーサ間の
アクチブ領域に形成する。
にポリシリコン膜６４を蒸着し、このポリシリコン膜６
４およびゲート酸化膜４３をパターニングしてアクチブ
領域上にゲートを形成する。図１７に示すように、基板
の全面にわたって薄膜の窒化膜とポリシリコン膜６６と
を順次蒸着し、ＲＩＥ法により異方性エッチングしてゲ
ート６４およびゲート酸化膜６３の側面に窒化膜６５と
ポリシリコン膜６６とからなる側壁スペーサを形成す
る。ついで、高濃度のＮ+ 型不純物を側壁スペーサマス
クとして自己アライメントさせてアクチブ領域内にイオ
ン注入して高濃度のＮ+ 型ソース／ドレーン領域６７
ａ，６７ｂをフィールド酸化膜４２と側壁スペーサ間の
アクチブ領域に形成する。
【００２６】図１８に示すように、残存する側壁スペー
サ用ポリシリコン膜６６および窒化膜６５のうち、ポリ
シリコン膜６６を除去し、通常のＬＯＣＯＳ工程によ
り、前記高濃度のＮ+ 型ソース／ドレーン領域６７ａ，
６７ｂの上方に厚膜の酸化膜６８を形成する。この時、
残存する薄膜の窒化膜６５は、厚膜の酸化膜６８を形成
する時にブロッキング手段として作用して酸化膜６８が
フィールド酸化膜４２と窒化膜６５間のアクチブ領域上
では厚さが約１０００Å乃至１５００Åに形成される。
サ用ポリシリコン膜６６および窒化膜６５のうち、ポリ
シリコン膜６６を除去し、通常のＬＯＣＯＳ工程によ
り、前記高濃度のＮ+ 型ソース／ドレーン領域６７ａ，
６７ｂの上方に厚膜の酸化膜６８を形成する。この時、
残存する薄膜の窒化膜６５は、厚膜の酸化膜６８を形成
する時にブロッキング手段として作用して酸化膜６８が
フィールド酸化膜４２と窒化膜６５間のアクチブ領域上
では厚さが約１０００Å乃至１５００Åに形成される。
【００２７】一方、厚膜の酸化膜を形成するためのＬＯ
ＣＯＳ工程の時、ゲート用ポリシリコン膜６４もその上
方が酸化されてゲート６４上には、ゲートギャップ酸化
膜６９が形成される。図１９に示すように、残存する窒
化膜６５を除去した後前記厚膜の酸化膜６８およびゲー
ト６４をマスクとして自己アライメントさせてＮ- 型お
よびＰ- 型不純物を順次イオン注入して低濃度のＮ- 型
ソース／ドレーン領域７０ａ，７０ｂが前記高濃度のＮ
+ 型ソース／ドレーン領域６７ａ，６７ｂに当接するよ
うに酸化膜６８とゲート６４間のアクチブ領域に形成
し、低濃度のＰ- 型不純物領域７１ａ，７１ｂが前記低
濃度のＮ- ソース／ドレーン領域６７ａ，６７ｂを覆う
ように酸化膜６８とゲート６４間のアクチブ領域に形成
する。これにより、高濃度のＮ+ 型ソース／ドレーン領
域６７ａ，６７ｂおよび低濃度のＮ- 型ソース／ドレー
ン領域７０ａ，７０ｂを有するＬＤＤ構造のＭＯＳＦＥ
Ｔを製造する。
ＣＯＳ工程の時、ゲート用ポリシリコン膜６４もその上
方が酸化されてゲート６４上には、ゲートギャップ酸化
膜６９が形成される。図１９に示すように、残存する窒
化膜６５を除去した後前記厚膜の酸化膜６８およびゲー
ト６４をマスクとして自己アライメントさせてＮ- 型お
よびＰ- 型不純物を順次イオン注入して低濃度のＮ- 型
ソース／ドレーン領域７０ａ，７０ｂが前記高濃度のＮ
+ 型ソース／ドレーン領域６７ａ，６７ｂに当接するよ
うに酸化膜６８とゲート６４間のアクチブ領域に形成
し、低濃度のＰ- 型不純物領域７１ａ，７１ｂが前記低
濃度のＮ- ソース／ドレーン領域６７ａ，６７ｂを覆う
ように酸化膜６８とゲート６４間のアクチブ領域に形成
する。これにより、高濃度のＮ+ 型ソース／ドレーン領
域６７ａ，６７ｂおよび低濃度のＮ- 型ソース／ドレー
ン領域７０ａ，７０ｂを有するＬＤＤ構造のＭＯＳＦＥ
Ｔを製造する。
【００２８】
【発明の効果】以上説明したように、本発明のＬＤＤ構
造のＭＯＳＦＥＴは、Ｐ- 型不純物領域が低濃度のＮ-
型ソース／ドレーン領域のみを覆うように形成されてい
るので、ショートチャネル効果を減少するのみならず、
従来のＬＤＤ構造のＭＯＳＦＥＴより接合容量および限
界電圧を減少することができ、これにより、ＭＯＳＦＥ
Ｔの動作特性を向上させることができる。
造のＭＯＳＦＥＴは、Ｐ- 型不純物領域が低濃度のＮ-
型ソース／ドレーン領域のみを覆うように形成されてい
るので、ショートチャネル効果を減少するのみならず、
従来のＬＤＤ構造のＭＯＳＦＥＴより接合容量および限
界電圧を減少することができ、これにより、ＭＯＳＦＥ
Ｔの動作特性を向上させることができる。
【００２９】かつ、本発明は側壁スペーサ用窒化膜を使
用して通常のＬＯＣＯＳ工程により、厚膜の酸化膜を形
成し、この厚膜の酸化膜および側壁スペーサをマスクと
して自己アライメントさせて、イオン注入工程を行って
ＬＤＤ構造のＭＯＳＦＥＴを製造しているので、従来の
ＬＤＤ構造のＭＯＳＦＥＴの製造工程に比べて別の追加
される工程がなく、ゲート形成のためのマスク工程外に
は他のマスク工程はない。したがって、従来のマスク数
および工程数の増加なく、単純な工程でＬＤＤ構造のＭ
ＯＳＦＥＴを製造することができる。
用して通常のＬＯＣＯＳ工程により、厚膜の酸化膜を形
成し、この厚膜の酸化膜および側壁スペーサをマスクと
して自己アライメントさせて、イオン注入工程を行って
ＬＤＤ構造のＭＯＳＦＥＴを製造しているので、従来の
ＬＤＤ構造のＭＯＳＦＥＴの製造工程に比べて別の追加
される工程がなく、ゲート形成のためのマスク工程外に
は他のマスク工程はない。したがって、従来のマスク数
および工程数の増加なく、単純な工程でＬＤＤ構造のＭ
ＯＳＦＥＴを製造することができる。
【図１】従来のホットキャリヤ効果を防止するためのＬ
ＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
ＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
【図２】従来のホットキャリヤ効果を防止するためのＬ
ＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
ＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
【図３】従来のホットキャリヤ効果を防止するためのＬ
ＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
ＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
【図４】従来のショートチャネル効果を防止するための
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
【図５】従来のショートチャネル効果を防止するための
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
【図６】従来のショートチャネル効果を防止するための
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
【図７】従来のショートチャネル効果を防止するための
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
【図８】従来のショートチャネル効果を防止するための
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
【図９】従来のショートチャネル効果を防止するための
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
ＬＤＤ構造のＭＯＳＦＥＴ製造工程断面図である。
【図１０】本発明の第１実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
【図１１】本発明の第１実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
【図１２】本発明の第１実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
【図１３】本発明の第１実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
【図１４】本発明の第１実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
【図１５】本発明の第２実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
【図１６】本発明の第２実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
【図１７】本発明の第２実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
【図１８】本発明の第２実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
【図１９】本発明の第２実施例によるＬＤＤ構造のＭＯ
ＳＦＥＴ製造工程断面図である。
ＳＦＥＴ製造工程断面図である。
４１ Ｐ型基板
４２ フィールド酸化膜
４３ ゲート酸化膜
４４ ゲート
４５ 側壁スペーサ
４６ Ｎ+ 型ソース／ドレーン領域
４７ 絶縁膜
４８ ギャップ酸化膜
４９ Ｎ- 型ソース／ドレーン領域
５０ Ｐ- 型不純物領域
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−139834（ＪＰ，Ａ)
特開 昭60−263468（ＪＰ，Ａ)
特開 昭59−197161（ＪＰ，Ａ)
特開 平５−283688（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
Claims (10)
- 【請求項１】 第１導電型の基板上にフィールド酸化膜
を形成してフィールド領域およびアクチブ領域を限定す
るステップと； アクチブ領域上にゲート酸化膜を形成するステップと； アクチブ領域に限界電圧の調節用不純物をイオン注入す
るステップと； 基板の全ての表面にわたってポリシリコン膜を形成する
ステップと； 前記ポリシリコン膜およびゲート酸化膜をエッチングし
てアクチブ領域上にゲートを形成するステップと； 基板の全面にわたって絶縁膜を形成するステップと； 前記絶縁膜をＲＩＥ法により異方性エッチングしてゲー
トおよびゲート酸化膜の側面に側壁スペーサを形成する
ステップと； 前記側壁スペーサをマスクとして自己アライメントさせ
て高濃度の第２導電型の不純物をイオン注入して高濃度
の第２導電型のソース／ドレーン領域を形成するステッ
プと；前記フィールド酸化膜と側壁スペーサとの間の前記高濃
度の第２導電型のソース／ドレーン領域に厚さが１００
０Å乃至１５００Åである厚膜 絶縁膜をＬＯＣＯＳ工程
により形成すると共に、前記ゲート上にもゲートギャッ
プ絶縁膜を形成するステップと； 側壁スペーサ用絶縁膜を除去するステップと； 前記ゲートおよび厚膜絶縁膜をマスクとして自己アライ
メントさせてアクチブ領域に、まず第２導電型の低濃度
不純物をイオン注入して前記高濃度のソース／ドレーン
領域に当接するように低濃度の第２導電型のソース／ド
レーン領域を形成し、次に第１導電型の低濃度不純物を
イオン注入して前記低濃度の第２導電型のソース／ドレ
ーン領域のみを覆うように低濃度の第１導電型の不純物
領域を形成するステップと； を含むことを特徴とするＭＯＳＦＥＴ製造方法。 - 【請求項２】 側壁スペーサ用絶縁膜が窒化膜であるこ
とを特徴とする請求項１記載のＭＯＳＦＥＴ製造方法。 - 【請求項３】 窒化膜は、厚膜絶縁膜が高濃度の第２導
電型のソース／ドレーン領域上のみ形成されるように制
限するブロッキング手段として作用することを特徴とす
る請求項２記載のＭＯＳＦＥＴ製造方法。 - 【請求項４】 厚膜絶縁膜が酸化膜であることを特徴と
する請求項１記載のＭＯＳＦＥＴ製造方法。 - 【請求項５】 ゲートギャップ絶縁膜が酸化膜であるこ
とを特徴とする請求項１記載のＭＯＳＦＥＴ製造方法。 - 【請求項６】 ゲートギャップ酸化膜は、ゲート用ポリ
シリコンの上側部位が酸化されて形成されたことを特徴
とする請求項５記載のＭＯＳＦＥＴ製造方法。 - 【請求項７】 第１導電型の基板上にフィールド酸化膜
を形成してフィールド領域およびアクチブ領域を限定す
るステップと； アクチブ領域上にゲート酸化膜を形成するステップと； アクチブ領域に限界電圧の調節用不純物をイオン注入す
るステップと； 基板の全ての表面にわたってポリシリコン膜を形成する
ステップと； 前記ポリシリコン膜およびゲート酸化膜をエッチングし
てアクチブ領域上にゲートを形成するステップと； 基板の全面にわたって薄膜絶縁膜を形成するステップ
と； 前記薄膜絶縁膜上に半導体層を形成するステップと； 前記薄膜絶縁膜および半導体層をＲＩＥ法により異方性
エッチングしてゲートおよびゲート酸化膜の側面に側壁
スペーサを形成するステップと； 前記側壁スペーサをマスクとして自己アライメントさせ
て高濃度の第２導電型の不純物をイオン注入して高濃度
の第２導電型のソース／ドレーン領域を形成するステッ
プと； 前記側壁スペーサ用半導体層を除去するステップと；前記フィールド酸化膜と側壁スペーサ用薄膜絶縁膜との
間の前記高濃度の第２導電型のソース／ドレーン領域に
厚さが１０００Å乃至１５００Åである厚膜 絶縁膜をＬ
ＯＣＯＳ工程により形成すると共に、前記ゲート上にも
ゲートギャップ絶縁膜を形成するステップと； 前記側壁スペーサ用薄膜絶縁膜を除去するステップと； 前記ゲートおよび厚膜絶縁膜をマスクとして自己アライ
メントさせてアクチブ領域に、まず第２導電型の低濃度
不純物をイオン注入して前記高濃度のソース／ドレーン
領域に当接するように低濃度の第２導電型のソース／ド
レーン領域を形成し、次に第１導電型の低濃度不純物を
イオン注入して前記低濃度の第２導電型のソース／ドレ
ーン領域のみを覆うように低濃度の第１導電型の不純物
領域を形成するステップと； を含むことを特徴とするＭＯＳＦＥＴ製造方法。 - 【請求項８】 スペーサ用薄膜絶縁膜が窒化膜であるこ
とを特徴とする請求項７記載のＭＯＳＦＥＴ製造方法。 - 【請求項９】 スペーサ用半導体層がポリシリコン膜で
あることを特徴とする請求項７記載のＭＯＳＦＥＴ製造
方法。 - 【請求項１０】 窒化膜は、厚膜絶縁膜が高濃度の第２
導電型のソース／ドレーン領域上のみ形成されるように
制限するブロッキング手段として作用することを特徴と
する請求項８記載のＭＯＳＦＥＴ製造方法。
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