JPS63142676A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63142676A JPS63142676A JP28891486A JP28891486A JPS63142676A JP S63142676 A JPS63142676 A JP S63142676A JP 28891486 A JP28891486 A JP 28891486A JP 28891486 A JP28891486 A JP 28891486A JP S63142676 A JPS63142676 A JP S63142676A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 18
- 238000005468 ion implantation Methods 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 241000282326 Felis catus Species 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特にＬＤＤ （
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭ
ＯＳ（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ）型電界効果トランジスタ（以下ＭＯ８ＦＥＴ
という）に関するものである。
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭ
ＯＳ（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ）型電界効果トランジスタ（以下ＭＯ８ＦＥＴ
という）に関するものである。
（従来の技術）
一般に、ＭＯＳＦＥＴのチャネル長を短くしていくと、
しきい値電圧のシフト、相互コンダクタンスの低下、サ
ブスレッショルド領域でのリークの増大という特性の劣
化を引き起こす。そこでこの特性劣化を防止するための
構造として文部、「超高速ＭＯＳデバイス」菅野卓雄監
修、香山晋編、培風館ｐ４０〜４３に開示されるＬＤＤ
構造とよばれているものがある。この製造方法を第２図
を用いて説明する。まず第２図（ａ）に示すようにｐ型
のシリコン基板１０１を用いて通常の選択酸化法によっ
てフィールド酸化膜１０２を作製し、素子分離を行い、
ゲート酸化膜１０３を形成した後、全面にり゛−ト電極
１０４となるポリノリコンを堆積し、その上ヘケ゛−ト
保護膜１０５となる酸化膜を形成し、通常のフォトリン
グラフィにてノやターニングする。
しきい値電圧のシフト、相互コンダクタンスの低下、サ
ブスレッショルド領域でのリークの増大という特性の劣
化を引き起こす。そこでこの特性劣化を防止するための
構造として文部、「超高速ＭＯＳデバイス」菅野卓雄監
修、香山晋編、培風館ｐ４０〜４３に開示されるＬＤＤ
構造とよばれているものがある。この製造方法を第２図
を用いて説明する。まず第２図（ａ）に示すようにｐ型
のシリコン基板１０１を用いて通常の選択酸化法によっ
てフィールド酸化膜１０２を作製し、素子分離を行い、
ゲート酸化膜１０３を形成した後、全面にり゛−ト電極
１０４となるポリノリコンを堆積し、その上ヘケ゛−ト
保護膜１０５となる酸化膜を形成し、通常のフォトリン
グラフィにてノやターニングする。
そして、全面に低濃度の第一のイオン注入を行うと、ゲ
ート電極１θ４およびフィールド酸化膜１０２の存在し
ない部分にのみ第一の不純物（ｎ−）領域１０６が形成
される。そして第２図（ｂ）に示すように全面にＣＶＤ
（化学気相成長）法によって酸化膜１１０を堆積する
。次に第２図（ｃ）に示すようにＲＩＥ （反応性イオ
ンエツチング）法によってＣＶＤ酸化膜１１０をケ゛−
ト酸化膜１０３が露出するまでエツチングすると側壁１
２０が形成できる。最後に、第２図（ｄ）に示すように
全面に高濃度の第二のイオン注入を行い、熱処理を行い
、第一の不純物（ｎ−）領域１０６より不純物濃度が高
く、深い接合のソース領域およびドレイン領域となる第
二の不純物（ｎ＋）領域１３０が形成され完成する。
ート電極１θ４およびフィールド酸化膜１０２の存在し
ない部分にのみ第一の不純物（ｎ−）領域１０６が形成
される。そして第２図（ｂ）に示すように全面にＣＶＤ
（化学気相成長）法によって酸化膜１１０を堆積する
。次に第２図（ｃ）に示すようにＲＩＥ （反応性イオ
ンエツチング）法によってＣＶＤ酸化膜１１０をケ゛−
ト酸化膜１０３が露出するまでエツチングすると側壁１
２０が形成できる。最後に、第２図（ｄ）に示すように
全面に高濃度の第二のイオン注入を行い、熱処理を行い
、第一の不純物（ｎ−）領域１０６より不純物濃度が高
く、深い接合のソース領域およびドレイン領域となる第
二の不純物（ｎ＋）領域１３０が形成され完成する。
（発明が解決しようとする問題点）
しかしながら、上記製造方法では、
（ａ）ｎ−領域形成後、ケ゛−ト電極端に側壁を形成し
なければｎ＋領領域形成できない、 （ｂ） ドレイン領域側のｎ−領域は、電界集中を緩
和し、トランゾスタの特性、寿命の向上に有効であるが
、ソース領域側のｎ−領域はソース抵抗として直列には
いる寄生抵抗の増加をまねき、相互コンダクタンスの低
下につながる、 という問題点があった。
なければｎ＋領領域形成できない、 （ｂ） ドレイン領域側のｎ−領域は、電界集中を緩
和し、トランゾスタの特性、寿命の向上に有効であるが
、ソース領域側のｎ−領域はソース抵抗として直列には
いる寄生抵抗の増加をまねき、相互コンダクタンスの低
下につながる、 という問題点があった。
本発明は、以上の問題点を除去し、側壁を形成すること
なしに容易な方法により、高性能な片側ＬＤＤ構造のＭ
Ｏ８型ＦＥＴを提供することを目的とする。
なしに容易な方法により、高性能な片側ＬＤＤ構造のＭ
Ｏ８型ＦＥＴを提供することを目的とする。
（問題点を解決するための手段）
本発明は前記問題点を解決するためにＭＯ８型ＦＥＴを
製造するにあたり、例えば、半導体基板の所定領域ヘケ
゛−ト絶縁膜を介してゲート電極を形成し、第一のイオ
ン注入をゲート電極をマスクとして前記半導体基板に対
して９０度よシ小さい角度で低濃度に行い低濃度不純物
領域を形成し、第二のイオン注入をゲート電極をマスク
として前記半導体基板に対して９０度よシ大きい角度で
高濃度に行い、ＭＯ８型ＦＥＴのソース、ドレイン領域
表なる高濃度不純物領域を形成するものである。
製造するにあたり、例えば、半導体基板の所定領域ヘケ
゛−ト絶縁膜を介してゲート電極を形成し、第一のイオ
ン注入をゲート電極をマスクとして前記半導体基板に対
して９０度よシ小さい角度で低濃度に行い低濃度不純物
領域を形成し、第二のイオン注入をゲート電極をマスク
として前記半導体基板に対して９０度よシ大きい角度で
高濃度に行い、ＭＯ８型ＦＥＴのソース、ドレイン領域
表なる高濃度不純物領域を形成するものである。
（作用）
以上のように本発明によれば、ＭＯ８型ＦＥＴのソース
、ドレイン領域となる高濃度不純物領域から少しゲート
電極下にはみ出した低濃度不純物領域を有する片側ＬＤ
Ｄ構造のＭＯ８型ＦＥＴを容易に形成することができ、
この低濃度不純物領域側の高濃度不純物領域をドレイン
領域として用いることによりドレイン領域側での電界集
中を緩和することができ、さらに他方の高濃度不純物領
域をソース領域として用いているのでソース領域側のシ
ＩＪ−ズ抵抗を低減することができる。
、ドレイン領域となる高濃度不純物領域から少しゲート
電極下にはみ出した低濃度不純物領域を有する片側ＬＤ
Ｄ構造のＭＯ８型ＦＥＴを容易に形成することができ、
この低濃度不純物領域側の高濃度不純物領域をドレイン
領域として用いることによりドレイン領域側での電界集
中を緩和することができ、さらに他方の高濃度不純物領
域をソース領域として用いているのでソース領域側のシ
ＩＪ−ズ抵抗を低減することができる。
（実施例）
第１図（Ａ）〜０）は本発明実施例のＭＯ８型Ｆ’ＥＴ
の製造方法を説明するための断面図であり、以下図面に
沿って説明する。まず第１図（４）に示すように半導体
基板、例えばｐ型シリコン基板１１に通常の選択酸化法
によってフィールド酸化膜１２を作製し素子分離を行い
、約２０ ｎｍ厚さのケ゛−ト酸化膜１３を形成する。
の製造方法を説明するための断面図であり、以下図面に
沿って説明する。まず第１図（４）に示すように半導体
基板、例えばｐ型シリコン基板１１に通常の選択酸化法
によってフィールド酸化膜１２を作製し素子分離を行い
、約２０ ｎｍ厚さのケ゛−ト酸化膜１３を形成する。
そして第１図（Ｂ）に示すように全面に約０．４μｍ厚
さの導電膜、例えば不純物を高濃度にドープしたポリシ
リコンを堆積し、通常のフォトリソグラフィでパターニ
ングしてゲート電極２１を形成し、熱酸化法にてケ゛−
ト電極２１表面にケ゛−ト保獲膜２２を形成する。次に
第１図（Ｃ）に示すように、シリコン基板１ノへ逆導電
型イオン、例えばシリコン基板１ノがｐ型であればｎ型
であるリン、ヒ素のどちらか一方或いは両方をイオン注
入する。このときイオンを注入する角度をシリコン基板
１１に対して直角ではなく傾斜させる（この例では右（
ドレイン領域となる側）に約３０度傾ける）。するとこ
のイオン注入によって形成される低濃度不純物領域３１
の一方（ドレイン領域側）はゲート電極２１下（この例
では約０．１５μｍ程度）にも形成され、他方（ソース
領域側）はケ゛−ト電極２１とある距離（この例では約
０．０３μｍ程度）を置いて形成される。最後に、第１
図（Ｄ） ＆て示すように、前記イオン注入とは逆方向
に傾斜させて（この例では左【ソース領域となる側）に
約３０度傾けて）例えシｆヒ素を高濃度にイオン注入す
る。すると、このイオン注入によって形成される高濃度
不純物領域３２の右側（ドレイン領域）３２ａは、ゲー
ト電極２１にこの例では約０，０１μｍ程度の距離を置
いて形成され、左側（ノース領域）３２ｂはケ゛−ト電
極２１下にも形成される。そして、低濃度不純物領域３
１がケ゛−ト電極２ノ下に形成されている側の、高濃度
不純物領域３２をドレイン領域として用い、他方の高濃
度不純物領域をソース領域として用いる。
さの導電膜、例えば不純物を高濃度にドープしたポリシ
リコンを堆積し、通常のフォトリソグラフィでパターニ
ングしてゲート電極２１を形成し、熱酸化法にてケ゛−
ト電極２１表面にケ゛−ト保獲膜２２を形成する。次に
第１図（Ｃ）に示すように、シリコン基板１ノへ逆導電
型イオン、例えばシリコン基板１ノがｐ型であればｎ型
であるリン、ヒ素のどちらか一方或いは両方をイオン注
入する。このときイオンを注入する角度をシリコン基板
１１に対して直角ではなく傾斜させる（この例では右（
ドレイン領域となる側）に約３０度傾ける）。するとこ
のイオン注入によって形成される低濃度不純物領域３１
の一方（ドレイン領域側）はゲート電極２１下（この例
では約０．１５μｍ程度）にも形成され、他方（ソース
領域側）はケ゛−ト電極２１とある距離（この例では約
０．０３μｍ程度）を置いて形成される。最後に、第１
図（Ｄ） ＆て示すように、前記イオン注入とは逆方向
に傾斜させて（この例では左【ソース領域となる側）に
約３０度傾けて）例えシｆヒ素を高濃度にイオン注入す
る。すると、このイオン注入によって形成される高濃度
不純物領域３２の右側（ドレイン領域）３２ａは、ゲー
ト電極２１にこの例では約０，０１μｍ程度の距離を置
いて形成され、左側（ノース領域）３２ｂはケ゛−ト電
極２１下にも形成される。そして、低濃度不純物領域３
１がケ゛−ト電極２ノ下に形成されている側の、高濃度
不純物領域３２をドレイン領域として用い、他方の高濃
度不純物領域をソース領域として用いる。
以上のように本発明の実施例によれば、（ａ） 低濃
度不純物領域形成に関して、ゲート電極端に側壁を形成
せず、イオン注入の方向を傾斜させて形成するため側壁
形成工程が削除でき、工程の簡略化ができる。
度不純物領域形成に関して、ゲート電極端に側壁を形成
せず、イオン注入の方向を傾斜させて形成するため側壁
形成工程が削除でき、工程の簡略化ができる。
（ｂ） ソース領域およびドレイン領域の形成に関し
て、イオン注入の方向を傾斜させて形成させるため、ド
レイン領域には低濃度不純物領域を形成することができ
、電界の集中を緩和することができるため長時間動作さ
せても相互コンダクタンス（ｇ）の劣化が少ない長寿命
のＭＯ８型デバイスが期待でき、さらにソース領域には
低濃度不純物領域が存在しないため不要な寄性抵抗を低
減することができるため、通常ＬＤＤ構造とするとｇ
が低下するという問題を避けることができる。
て、イオン注入の方向を傾斜させて形成させるため、ド
レイン領域には低濃度不純物領域を形成することができ
、電界の集中を緩和することができるため長時間動作さ
せても相互コンダクタンス（ｇ）の劣化が少ない長寿命
のＭＯ８型デバイスが期待でき、さらにソース領域には
低濃度不純物領域が存在しないため不要な寄性抵抗を低
減することができるため、通常ＬＤＤ構造とするとｇ
が低下するという問題を避けることができる。
尚、本発明の実施例では、ケ゛−ト電極をマスクとして
ドレイン領域側に傾斜した方向から低ａ度にイオン注入
を行った後、ソース領域側に傾斜した方向から高濃度に
イオン注入を行うことにより片側ＬＤＤ構造のＭＯ３型
ＦＥＴを形成しているが、ケ゛−ト電極をマスクとして
、まずソース領域側に傾斜した方向から高濃度にイオン
注入を行った後、次にドレイン領域側に傾斜した方向か
ら低め度にイオン注入を行うことにより片側ＬＤＤ構造
のＭＯ８型ＦＥＴを形成しても同様の効果を得ることが
できる。
ドレイン領域側に傾斜した方向から低ａ度にイオン注入
を行った後、ソース領域側に傾斜した方向から高濃度に
イオン注入を行うことにより片側ＬＤＤ構造のＭＯ３型
ＦＥＴを形成しているが、ケ゛−ト電極をマスクとして
、まずソース領域側に傾斜した方向から高濃度にイオン
注入を行った後、次にドレイン領域側に傾斜した方向か
ら低め度にイオン注入を行うことにより片側ＬＤＤ構造
のＭＯ８型ＦＥＴを形成しても同様の効果を得ることが
できる。
（発明の効果）
以上詳細に説明したように、本発明によればドレイン領
域側にのみ低濃度不純物領域を有した片側ＬＤＤ構造の
ＭＯ８型ＦＥＴを容易に形成することができ、ソース領
域では不要な寄性抵抗を低減することができるので高い
ｇｍＯＭＯ３型ＦＥＴが得られ〜且つドレイン領域では
電界集中を緩和することができるのでｇｍの劣化が少な
い長寿命のＭＯ８型ＦＥＴを得ることができる。
域側にのみ低濃度不純物領域を有した片側ＬＤＤ構造の
ＭＯ８型ＦＥＴを容易に形成することができ、ソース領
域では不要な寄性抵抗を低減することができるので高い
ｇｍＯＭＯ３型ＦＥＴが得られ〜且つドレイン領域では
電界集中を緩和することができるのでｇｍの劣化が少な
い長寿命のＭＯ８型ＦＥＴを得ることができる。
第１図（Ａ）〜■）は本発明実施例のＭＯ８型ＦＥＴの
製造方法を説明するための断面図、第２図（ａ）〜（ｄ
）は従来のＭＯ８型ＦＥＴの製造方法を説明するための
断面図である。 １ノ・・・ンリコン基板、１２・・・フィールド酸化膜
、１３・・・ゲート酸化膜、２ノ・・・ゲート電極、２
２・・・ケ゛−ト保護膜、３ノ・・・低濃度不純物領域
、３２・・・高濃度不純物領域。 特許量、願人 沖電気工業株式会社 本発Ｂ月フ（ガ叱イ列のＭＯ５型ＦＥＴの断面丹凸第１
図 提米訛ｏｓをＦＥＴの断面閉 第２図 手続補正書（師） Ｖ・つ２４ 昭和 月 日
製造方法を説明するための断面図、第２図（ａ）〜（ｄ
）は従来のＭＯ８型ＦＥＴの製造方法を説明するための
断面図である。 １ノ・・・ンリコン基板、１２・・・フィールド酸化膜
、１３・・・ゲート酸化膜、２ノ・・・ゲート電極、２
２・・・ケ゛−ト保護膜、３ノ・・・低濃度不純物領域
、３２・・・高濃度不純物領域。 特許量、願人 沖電気工業株式会社 本発Ｂ月フ（ガ叱イ列のＭＯ５型ＦＥＴの断面丹凸第１
図 提米訛ｏｓをＦＥＴの断面閉 第２図 手続補正書（師） Ｖ・つ２４ 昭和 月 日
Claims (1)
- 【特許請求の範囲】 半導体基板上へゲート絶縁膜を介してゲート電極を形成
する工程と、 前記ゲート電極をマスクとして前記半導体基板に対して
９０度より小さい角度で且つ所定の第１の濃度で不純物
のイオン注入を行うことにより第１濃度不純物領域を形
成する工程と、 前記ゲート電極をマスクとして前記半導体基板に対して
９０度より大きい角度で且つ前記第１の濃度とは異なる
第２の濃度で不純物のイオン注入を行うことにより第２
濃度不純物領域を形成する工程とを備えてなることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28891486A JPS63142676A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28891486A JPS63142676A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142676A true JPS63142676A (ja) | 1988-06-15 |
Family
ID=17736426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28891486A Pending JPS63142676A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142676A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214530A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO1997016852A1 (en) * | 1995-10-30 | 1997-05-09 | Advanced Micro Devices, Inc. | A semiconductor circuit including non-esd transistors with reduced degradation due to an impurity implant and method for making same |
| US5773347A (en) * | 1994-03-25 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Method of maufacturing field effect transistor |
| US5828104A (en) * | 1994-09-01 | 1998-10-27 | Nec Corporation | MOS structure device having asymmetric LDD structure and fabrication method thereof |
| JP2011029661A (ja) * | 1993-09-02 | 2011-02-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1986
- 1986-12-05 JP JP28891486A patent/JPS63142676A/ja active Pending
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