JPH0214530A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0214530A JPH0214530A JP16560188A JP16560188A JPH0214530A JP H0214530 A JPH0214530 A JP H0214530A JP 16560188 A JP16560188 A JP 16560188A JP 16560188 A JP16560188 A JP 16560188A JP H0214530 A JPH0214530 A JP H0214530A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 230000001154 acute effect Effects 0.000 claims description 5
- 230000005669 field effect Effects 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特にライトリ
−・ドープト・ドレイン（以下、ＬＤＤと称する）構造
を有するＭＯ３電界効果型半導体装置の製造方法に関す
るものである。
−・ドープト・ドレイン（以下、ＬＤＤと称する）構造
を有するＭＯ３電界効果型半導体装置の製造方法に関す
るものである。
［従来の技術］
第２Ａ図〜第２Ｄ図は従来のこの種の半導体装置の製造
方法を主要な工程順に示す断面図である。
方法を主要な工程順に示す断面図である。
まず、第２Ａ図を参照して、Ｐ型シリコン基板６の上に
ゲート酸化膜２と、選択的に間隔を隔てて分離のための
ＬＯＧＯＳ酸化膜１が形成される。
ゲート酸化膜２と、選択的に間隔を隔てて分離のための
ＬＯＧＯＳ酸化膜１が形成される。
ゲート酸化膜２の上にはゲート電極３が形成される。
次に、第２Ｂ図を参照して、ゲート電極３をマスクとし
て、１０”／ｃｍ２程度の低いドーズ量で砒素等のＮ型
不純物が矢印７で示される方向からイオン注入される。
て、１０”／ｃｍ２程度の低いドーズ量で砒素等のＮ型
不純物が矢印７で示される方向からイオン注入される。
これによって、ゲート電極３の両側の領域にＮ−ソース
領域４およびＮ−ドレイン領域５が形成される。このと
きのＮ−領域の不純物濃度は１０１８／ａｍ”程度の低
濃度である。
領域４およびＮ−ドレイン領域５が形成される。このと
きのＮ−領域の不純物濃度は１０１８／ａｍ”程度の低
濃度である。
第２Ｃ図に示すように、化学的気相薄膜成長法等によっ
て酸化膜が堆積され、エツチング処理が施されることに
よって、ゲート電極３の側壁部のみにサイドウオール８
が形成される。
て酸化膜が堆積され、エツチング処理が施されることに
よって、ゲート電極３の側壁部のみにサイドウオール８
が形成される。
さらに、第２Ｄ図を参照して、ゲート電極３およびサイ
ドウオール８をマスクとして １０１！／ｃｍ２程度の
高いドーズ量で砒素等のＮ型不純物が矢印９で示される
方向からイオン注入される。
ドウオール８をマスクとして １０１！／ｃｍ２程度の
高いドーズ量で砒素等のＮ型不純物が矢印９で示される
方向からイオン注入される。
このようにして、低濃度のＮ−ソース領域４およびＮ−
ドレイン領域５とともに、１０２０／ｃｍ３程度の高い
不純物濃度を有するＮ＋ソース領域１０およびＮ＋ドレ
イン領域１１が形成されることによって、ＬＤＤ構造を
有するＭＯＳ電界効果型トランジスタが形成される。
ドレイン領域５とともに、１０２０／ｃｍ３程度の高い
不純物濃度を有するＮ＋ソース領域１０およびＮ＋ドレ
イン領域１１が形成されることによって、ＬＤＤ構造を
有するＭＯＳ電界効果型トランジスタが形成される。
［発明が解決しようとする課８］
従来のＬＤＤ構造は以上のように形成されるので、ソー
ス領域側にもＮ−領域が形成される。そのため、ソース
領域側のＮ−領域が高抵抗を有する領域として作用し、
電界効果型トランジスタの電流値が低下するなどの問題
点があった。
ス領域側にもＮ−領域が形成される。そのため、ソース
領域側のＮ−領域が高抵抗を有する領域として作用し、
電界効果型トランジスタの電流値が低下するなどの問題
点があった。
また、この高抵抗として作用するソース領域側のＮ−領
域をなくすためには、第２Ｃ図に示される工程の後、ソ
ース領域側のみにさらにＮ型の不純物イオンを注入する
ことによって、この問題点を解消することが考えられる
。しかしながら、このようにソース領域側のみに、さら
にイオン注入を行なうことは専用のマスクを必要とし、
マスク合わせの精度が問題となり、ゲート電極３および
サイドウオール８によるセルフアライメントを利用する
ことができない等の問題点があった。
域をなくすためには、第２Ｃ図に示される工程の後、ソ
ース領域側のみにさらにＮ型の不純物イオンを注入する
ことによって、この問題点を解消することが考えられる
。しかしながら、このようにソース領域側のみに、さら
にイオン注入を行なうことは専用のマスクを必要とし、
マスク合わせの精度が問題となり、ゲート電極３および
サイドウオール８によるセルフアライメントを利用する
ことができない等の問題点があった。
そこで、この発明は上記のような問題点を解消するため
になされたもので、ＬＤＤ構造を保ちつつ、ソース領域
側の高抵抗として作用する領域をなくすとともに、電流
駆動能力の高い電界効果型トランジスタを構成すること
が可能な半導体装置の製造方法を提供することを目的と
する。
になされたもので、ＬＤＤ構造を保ちつつ、ソース領域
側の高抵抗として作用する領域をなくすとともに、電流
駆動能力の高い電界効果型トランジスタを構成すること
が可能な半導体装置の製造方法を提供することを目的と
する。
［課題を解決するための手段］
この発明に従った半導体装置の製造方法においては、ま
ず、主表面を有し、第１導電型の予め定める不純物濃度
を有する半導体基板が準備される。
ず、主表面を有し、第１導電型の予め定める不純物濃度
を有する半導体基板が準備される。
半導体基板の主表面の上方には導電体層が選択的に間隔
を隔てて形成される。その後、導電体層をマスクとして
、第２導電型の不純物が、低いドーズ量で、かつ半導体
基板の主表面に対して第１の方向に傾斜した鋭角をなす
方向から、半導体基板にイオン注入される。さらに、導
電体層をマスクとして、第２導電型の不純物が、高いド
ーズ量で、かつ半導体基板の主表面に対して第１の方向
と逆の第２の方向に傾斜した鋭角をなす方向から、半導
体基板にイオン注入される。
を隔てて形成される。その後、導電体層をマスクとして
、第２導電型の不純物が、低いドーズ量で、かつ半導体
基板の主表面に対して第１の方向に傾斜した鋭角をなす
方向から、半導体基板にイオン注入される。さらに、導
電体層をマスクとして、第２導電型の不純物が、高いド
ーズ量で、かつ半導体基板の主表面に対して第１の方向
と逆の第２の方向に傾斜した鋭角をなす方向から、半導
体基板にイオン注入される。
［作用］
この発明におけるイオン注入する工程は、互いに逆の方
向に傾斜した方向から、かつ異なるドーズ量で第２導電
型の不純物が半導体基板にイオン注入される２つの工程
からなる。そのため、イオン注入のマスクとして用いら
れる導電体層に対して非対称に第２導電型の半導体領域
を半導体基板内に形成することができる。
向に傾斜した方向から、かつ異なるドーズ量で第２導電
型の不純物が半導体基板にイオン注入される２つの工程
からなる。そのため、イオン注入のマスクとして用いら
れる導電体層に対して非対称に第２導電型の半導体領域
を半導体基板内に形成することができる。
［発明の実施例］
以下、この発明の一実施例を図について説明する。第１
Ａ図〜第１Ｄ図はこの発明に従った半導体装置の製造方
法の一実施例を工程順に示す断面図である。
Ａ図〜第１Ｄ図はこの発明に従った半導体装置の製造方
法の一実施例を工程順に示す断面図である。
まず、第１Ａ図を参照して、Ｐ型シリコン基板６の上に
ゲート酸化膜２と、選択的に間隔を隔てて分離のための
ＬＯＧＯＳ酸化膜１が形成される。
ゲート酸化膜２と、選択的に間隔を隔てて分離のための
ＬＯＧＯＳ酸化膜１が形成される。
ゲート酸化膜２の上にはゲート電極３が形成される。
次に、第１Ｂ図を参照して、化学的気相薄膜成長法等に
よって酸化膜が堆積され、異方性エツチング処理が施さ
れることによって、ゲート電極３の側壁部のみにサイド
ウオール８が形成される。
よって酸化膜が堆積され、異方性エツチング処理が施さ
れることによって、ゲート電極３の側壁部のみにサイド
ウオール８が形成される。
第１Ｃ図に示すように、サイドウオール８がゲート電極
３の両側壁部に形成された後、ゲート電極３およびサイ
ドウオール８をマスクとして、１０１３／ｃｍ２程度の
低いドーズ量で砒素等のＮ型不純物がイオン注入される
。この場合、イオン注入の方向はドレイン領域となるべ
き領域からゲート電極３の方向に向かうような傾斜した
方向、すなわち、矢印１７で示され、Ｐ型シリコン基板
６の表面に対して特定の方向に傾斜した鋭角をなす方向
である。これによって、１０１８／ｃｍ３程度の低い不
純物濃度を有するＮ−ソース領域４がゲート電極３から
離れたＰ型シリコン基板６の領域に形成され、Ｎ−ドレ
イン領域５はサイドウオール８の下の領域に入り込むよ
うに形成される。
３の両側壁部に形成された後、ゲート電極３およびサイ
ドウオール８をマスクとして、１０１３／ｃｍ２程度の
低いドーズ量で砒素等のＮ型不純物がイオン注入される
。この場合、イオン注入の方向はドレイン領域となるべ
き領域からゲート電極３の方向に向かうような傾斜した
方向、すなわち、矢印１７で示され、Ｐ型シリコン基板
６の表面に対して特定の方向に傾斜した鋭角をなす方向
である。これによって、１０１８／ｃｍ３程度の低い不
純物濃度を有するＮ−ソース領域４がゲート電極３から
離れたＰ型シリコン基板６の領域に形成され、Ｎ−ドレ
イン領域５はサイドウオール８の下の領域に入り込むよ
うに形成される。
さらに、第１Ｄ図を参照して、１０” ／ｃｍ２程度の
高いドーズ量で砒素等のＮ型不純物がゲート電極３およ
びサイドウオール８をマスクとして、Ｐ型シリコン基板
６に注入される。この場合、イオン注入の方向は、矢印
１つで示される方向であり、第１Ｃ図で示された方向と
逆の方向である。
高いドーズ量で砒素等のＮ型不純物がゲート電極３およ
びサイドウオール８をマスクとして、Ｐ型シリコン基板
６に注入される。この場合、イオン注入の方向は、矢印
１つで示される方向であり、第１Ｃ図で示された方向と
逆の方向である。
すなわち、このイオン注入の方向はソース領域となるべ
き領域からゲート電極に向かうような傾斜した方向であ
る。このようにして、１０２°／Ｃｍ３程度の高い不純
物濃度を有するＮ＋ソース領域１０がサイドウオール８
の下のＰ型シリコン基板６の領域に入り込むように形成
されるとともに、Ｎ＋ ドレイン領域１１はゲート電極
３から離れた領域に形成される。従って、ソース領域お
よびドレイン領域はゲート電極３に対して非対称となる
ように形成される。
き領域からゲート電極に向かうような傾斜した方向であ
る。このようにして、１０２°／Ｃｍ３程度の高い不純
物濃度を有するＮ＋ソース領域１０がサイドウオール８
の下のＰ型シリコン基板６の領域に入り込むように形成
されるとともに、Ｎ＋ ドレイン領域１１はゲート電極
３から離れた領域に形成される。従って、ソース領域お
よびドレイン領域はゲート電極３に対して非対称となる
ように形成される。
上記のように形成されたドレイン領域はＬＤＤ構造を有
するが、ソース領域側においてはゲート電極３の近傍領
域に低濃度のＮ−領域が形成されることはない。そのた
め、ソース領域側に高抵抗として作用する領域が形成さ
れないので、電界効果型トランジスタの電流値を低下さ
せることもない。その結果、ＬＤＤ構造ををし、かつ電
流駆動能力の高い電界効果型トランジスタを構成するこ
とができる。
するが、ソース領域側においてはゲート電極３の近傍領
域に低濃度のＮ−領域が形成されることはない。そのた
め、ソース領域側に高抵抗として作用する領域が形成さ
れないので、電界効果型トランジスタの電流値を低下さ
せることもない。その結果、ＬＤＤ構造ををし、かつ電
流駆動能力の高い電界効果型トランジスタを構成するこ
とができる。
なお、上記実施例では、サイドウオールが形成された後
にイオン注入を傾斜した方向から行なっているが、サイ
ドウオールを形成せずに傾斜した方向からイオン注入を
行なうことによってゲートオーバラップ構造を形成する
場合にも本発明は適用される。また、上記実施例ではＮ
チャネル電界効果型トランジスタについて示しているが
、Ｐチャネル電界効果型トランジスタにも適用され得る
。
にイオン注入を傾斜した方向から行なっているが、サイ
ドウオールを形成せずに傾斜した方向からイオン注入を
行なうことによってゲートオーバラップ構造を形成する
場合にも本発明は適用される。また、上記実施例ではＮ
チャネル電界効果型トランジスタについて示しているが
、Ｐチャネル電界効果型トランジスタにも適用され得る
。
［発明の効果］
以上のように、この発明によれば不純物イオンの注入が
異なるドーズ量で、かつ互いに逆の傾斜した方向から、
導電体層をマスクにして行なわれるので、電流駆動能力
の高いＬＤＤ構造を有する電界効果型半導体装置を得る
ことができる。
異なるドーズ量で、かつ互いに逆の傾斜した方向から、
導電体層をマスクにして行なわれるので、電流駆動能力
の高いＬＤＤ構造を有する電界効果型半導体装置を得る
ことができる。
【図面の簡単な説明】
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図はこの発明に
従った半導体装置の製造方法の一実施例を工程順に示す
断面図である。第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ
図は従来の半導体装置の製造方法を工程順に示す断面図
である。 図において、３はゲート電極、４はＮ−ソース領域、５
はＮ−ドレイン領域、６はＰ型ンリコン、２！仮、８は
サイドウオール、１０はＮ＋ソース領域、１１はＮ＋ド
レイン領域である。 なお、各図中、同一符号は同一または相当部分を示す。
従った半導体装置の製造方法の一実施例を工程順に示す
断面図である。第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ
図は従来の半導体装置の製造方法を工程順に示す断面図
である。 図において、３はゲート電極、４はＮ−ソース領域、５
はＮ−ドレイン領域、６はＰ型ンリコン、２！仮、８は
サイドウオール、１０はＮ＋ソース領域、１１はＮ＋ド
レイン領域である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 主表面を有し、第１導電型の予め定める不純物濃度を有
する半導体基板を準備する工程と、前記半導体基板の主
表面の上方に導電体層を選択的に間隔を隔てて形成する
工程と、 前記導電体層をマスクとして、第２導電型の不純物を低
いドーズ量で、前記半導体基板の主表面に対して第１の
方向に傾斜した鋭角をなす方向から、前記半導体基板に
イオン注入する工程と、前記導電体層をマスクとして、
第２導電型の不純物を高いドーズ量で、前記半導体基板
の主表面に対して前記第１の方向と逆の第２の方向に傾
斜した鋭角をなす方向から、前記半導体基板にイオン注
入する工程とを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165601A JPH0770720B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165601A JPH0770720B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214530A true JPH0214530A (ja) | 1990-01-18 |
| JPH0770720B2 JPH0770720B2 (ja) | 1995-07-31 |
Family
ID=15815452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165601A Expired - Lifetime JPH0770720B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770720B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429368A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 電界効果トランジスタおよびその製造方法 |
| KR100377161B1 (ko) * | 2000-12-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 마스크롬 및 그의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294868A (ja) * | 1985-06-21 | 1986-12-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62195176A (ja) * | 1986-02-21 | 1987-08-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63142676A (ja) * | 1986-12-05 | 1988-06-15 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-06-30 JP JP63165601A patent/JPH0770720B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294868A (ja) * | 1985-06-21 | 1986-12-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62195176A (ja) * | 1986-02-21 | 1987-08-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63142676A (ja) * | 1986-12-05 | 1988-06-15 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429368A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 電界効果トランジスタおよびその製造方法 |
| KR100377161B1 (ko) * | 2000-12-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 마스크롬 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770720B2 (ja) | 1995-07-31 |
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