JPH0438834A - Ｍｏｓトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ ＭＯＳトランジスタ、特に埋め込みゲート型ＭＯＳトラ
ンジスタの製造方法に関し、 短チヤネル効果とホットキャリア効果を低減し、ゲート
酸化膜の角の近傍での寄生抵抗が小さく、さらに、ソー
ス・ドレイン領域とゲートポリシリコン領域間の寄生容
量が小さい埋め込みゲート型のＭＯＳ）ランジスタを、
制御性よく製造することを目的とし、 第１導電型の半導体基板上に第２導電型の半導体層を形
成し、この第２導電型の半導体層に第１導電型の半導体
基板に達する溝を形成してソース領域とドレイン領域と
し、この溝の側壁に第２導電型不純物を含むポリシリコ
ン層を形成し、このポリシリコン層の下端から半導体基
板中に不純物を拡散して低濃度不純物領域を形成する工
程を有するように構成する。

また、上記の工程に続いて、第２導電型不純物を含むポ
リシリコン層を除去した後に、溝の側壁に厚い酸化膜を
形成し、ゲートに相当する部分に薄いゲート酸化膜を形
成する工程を有するように構成する。

〔産業上の利用分野〕

本発明は、ＭＯＳ）ランジスタ、特に埋め込みゲート型
トランジスタの製造方法に関する。

集積回路を用いた回路動作の高速化、素子の高集積化の
要望に応えるために素子の寸法を短縮することが必要で
あるが、ＭＯＳトランジスタのチャネル長を短縮すると
、しきい値電圧の低下などのいわゆる短チヤネル効果が
問題となる。

〔従来の技術〕

この短チヤネル効果を抑えるためには、ソース・ドレイ
ン接合を浅く形成する必要があり、埋め込みゲート型の
ＭＯＳ）ランジスタ（例えば特開昭６０−２２３７２号
公報参照）は、その−例である。

第３図は、従来の埋め込みゲート型ＭＯ３４ランジスタ
の断面図である。

この図において、２１はＰ型シリコン１１．２３はｎ３
型ソース領域、２４はｎ゛型トドレイン領域２５はゲー
ト酸化膜、２６はゲートポリシリコン、ａはシリコンゲ
ート酸化膜界面、ｂはソース・ドレイン接合面である。

このＭＯＳ）ランジスタにおいては、シリコンゲート酸
化膜界面ａとソース・ドレイン接合面すをほぼ同一の深
さに形成できるため、実効的に浅いソース・ドレイン接
合を形成したことになり短チヤネル効果を抑制できる。

一方、ＭＯＳトランジスタの短チヤネル化に付随する問
題として、短チヤネル効果の他に、ホットキャリア効果
がある。

ホットキャリア効果はドレイン近傍の高電界領域で加速
されたキャリアがホットになり、このキャリアが酸化膜
に飛び込み、ここでトラップされて電気特性を変化させ
る現象である。

このホットキャリア効果を抑制するには、特に、ドレイ
ン近傍の電界を緩和させる必要があり、ＭｏＳトランジ
スタのＬＤＤ構造は、高濃度ドレイン領域とチャネル領
域の間に低濃度ドレイン領域を形成しているため、この
領域の電界を緩和する効果がある。

第４図は、ＬＤＤ構造を有する埋め込みゲート型のＭＯ
Ｓ）ランジスタの断面図である。

この図において、２７．２８は低濃度不純物領域、Ｃは
ゲート酸化膜の角であり、他は第３図に示されたものと
同じである。

このＬＤＤ構造を採用すると、高濃度ドレイン領域とチ
ャネル領域の間に形成されている低濃度ドレイン領域２
８によって電界を緩和する。

しかし、充分な反転層が形成されないゲート酸化膜の角
Ｃの近傍において、不純物（ドナー）ｆＡ度が従来の構
造に比べて低くなるため、ここでの寄生抵抗が大きくな
るという問題が生じる。

そこで、この寄生抵抗を低減することが必要になる。

第５図は改良した埋め込みゲート型のＭＯＳトランジス
タの製造工程図である。

この図を参照してその工程を説明する。

第１工程（第５図（ａ）） 第１導電型の半導体基板２１上に拡散、イオン注入等に
よって不純物を導入して第２導電型領域を形成し、エツ
チングによって溝を設けて、ソース領域２３、ドレイン
領域２４を形成し、その上にゲート酸化膜２５を形成す
る。

第２工程（第５図（ｂ）） ドレイン側斜め上方から砒素、リン等をイオン注入して
、ソース側の半導体基板２１中に低不純物領域２６を形
成する。

このイオン注入によって、ｎ゛であった領域にも不純物
が導入されるが、元々不純物濃度が高いから殆どその影
響を受けない。

第３工程（第５図（Ｃ）） ソース側斜め上方から砒素、リン等をイオン注入して、
ドレイン側半導体基板２１中に低不純物領域２７を形成
する。

第４工程（第５図（ｄ）） 熱処理を加えてソース・ドレイン領域を活性化した後に
、上面全体にポリシリコン層を堆積し、これをパターニ
ングして、ゲート電極２８を形成する。

この方法によると、斜めイオン注入によりゲート酸化膜
の角の近傍に低濃度ドレイン領域が形成されるから、寄
生抵抗が大きくなるのを防ぎながら電界を緩和すること
ができる。

［発明が解決しようとする課題］ しかしながら、この製造工程によると、第５図から明ら
かなように、実効チャネル長が溝の深さとイオン注入角
に依存している。

そして、イオン注入装置の構造から、イオン注入角を正
確に保持することは容易でなく、特に、ウェーハーが大
口径化する傾向があるため、この問題はさらに顕著にな
る。

そのため、第５図に示した改良した埋め込みゲート型の
ＭＯＳトランジスタの製造工程によっては、イオン注入
角のバラツキのため、全てのＭＯＳトランジスタに、設
計通りの長さのチャネルを形成することが困難である。

本発明は、短チヤネル効果とホットキャリア効果を低減
し、ドレイン側のゲート酸化膜の角の近傍での寄生抵抗
が小さく、さらに、ソース・ドレイン領域とゲートポリ
シリコン領域間の寄生容量が小さい埋め込みゲート型の
ＭＯＳトランジスタを、制御性よく製造する方法を提供
することを目的とする。

〔課題を解決するための手段〕

本発明にかかるＭＯＳ）ランジスタの製造方法において
は、第１導電型の半導体基板上に第２導電型の半導体層
を形成し、この第２導電型の半導体層に第１導電型の半
導体基板に達する溝を形成してソース領域とドレイン領
域とし、この溝の側壁に第２導電型不純物を含むポリシ
リコン層を形成し、このポリシリコン層の下端から半導
体基板中に不純物を拡散して低濃度不純物領域を形成す
る工程を有する工程を採用した。

また、この工程に続いて、第２導電型不純物を含むポリ
シリコン層を除去した後に、溝の側壁に厚い酸化膜を形
成し、ゲートに相当する部分に薄いゲート酸化膜を形成
する工程を採用した。

〔作用〕

第１導電型の半導体基板上に形成した第２導電型の半導
体層に設けた溝の側壁に第２導電型不純物を含むポリシ
リコン層を形成し、このポリシリコン層の下端から半導
体基板中に不純物を拡散して低濃度不純物領域を形成す
る工程を採用したから、ホットキャリア効果および短チ
ヤネル効果を抑制し、ゲート酸化膜の角の近傍における
寄生抵抗を小さくし、チャネル長の均一性が良いＭＯＳ
トランジスタを、同一工程によって多数製造することが
できる。

また、溝のゲート側およびドレイン側の側壁に厚い酸化
膜を形成する工程を採用したから、ソース・ドレイン領
域とゲートポリシリコン領域間の寄生容量が小さく、さ
らに高速化したＭＯＳ）ランジスタを同一工程によって
多数製造することができる。

（実施例） 以下、図面を参照して本発明の詳細な説明する。

（１）第１の実施例 第１図は、本発明の第１の実施例の工程図である。

この工程図に沿って説明する。

第１工程（第１図（ａ）） Ｐ型シリコン基板１に通常の選択酸化法によって素子量
分ＨｅＭ域を形成した後、砒素またはリンをイオン注入
してｎ゛層２形成する。注入エネルギは３０ＫｅＶ、ド
ーズ量は５ＸＩＱ”ｃｍｌである。

第２工程（第１図（ｂ）） 前工程で形成したｎ°層２のゲート８Ｍ域を完全にエツ
チングして溝５を設けて、ソース領域３とドレイン領域
４を形成する。

第３工程（第１図（Ｃ）） 前工程で形成した溝５を設けたｎ゛層２上にｎ型不純物
を含んだポリシリコンロをＣＶＤ法により堆積する。

この場合、不純物を含まないポリシリコンを堆積した後
に、このポリシリコン層中にｎ型不純物をイオン注入あ
るいは拡散によって導入することもできる。

第４工程（第１図（ｄ）） 異方性エツチングにより前工程で形成したポリシリコン
層６をエツチングして、溝５の側壁にポリシリコン層７
．８を残す。

第５工程（第１図（ｅ）） 熱処理を加えて、前工程で溝５の側壁に形成したポリシ
リコン層７．８の下端からシリコン基板１中に不純物を
拡散させ、低濃度不純物領域９．１０を形成する。この
とき、第１工程で打ち込んだ不純物も同時に活性化する
。

熱工程の条件は、窒素雰囲気中で、９５０°Ｃ１３０分
である。

第６エ程（第１図（ｆ）） 第４工程で形成したポリシリコン７．８をエツチングし
て除去する。

第７エ程（第１図（ｇ）） 前工程で形成した溝５の中に膜厚１００人程０のゲート
酸化膜１１を形成する。

第８工程（第１図（ｈ）） 前工程で形成したゲート酸化膜１１の上にゲートポリシ
リコン層１２を堆積する。

第９工程（第１図（ｉ）） 前工程で形成したゲートポリシリコン層１２をバターニ
ングしてゲート電極１３を形成する。

この第１の実施例の工程によると、低濃度ドレイン領域
がゲー）　ｆｆＪｆ域の角の近傍に形成され、短チヤネ
ル効果とホットエレクトロン効果を低減し、かつ、寄生
抵抗が小さい埋め込みゲート型ＭＯＳトランジスタを制
御性よく製造することが可能になる。

（２）第２の実施例 埋め込みゲート型ＭＯ３）ランジスタの問題点としてソ
ース・ドレイン領域とゲートポリシリコン領域間の容量
が大きいことが挙げられており、第１の実施例による工
程ではこの問題が解決されない。

この第２の実施例は、第１の実施例をさらに改良し、ソ
ース・ドレイン領域とゲートポリシリコン領域間の容量
を低減するものである。

第２図は、本発明の第２の実施例の工程図である。

第１工程ないし第６エ程は第１の実施例における工程と
同じであるから説明を省略する。

第７エ程（第２図（ｇ）） 第１の実施例の第６エ程で形成した低濃度不純物領域９
．１０を有する溝の中に、厚いＳｉｎ。

層１４をＣＶＤ法によって形成する。

第８工程（第２図（ｈ）） 前工程で形成した厚いＳｉｎ、層１４を異方性エツチン
グして、溝５の側壁に厚いＳｉＯ□層１５．１６を残す
。

第９工程（第２図（ｉ）） 溝５の底面と、前工程で形成した厚いＳｉｎ。

層１５、工６の表面上にゲート酸化膜１１を形成する。

第１０工程（第２図（ｊ）） 前工程で形成したゲート酸化膜１１の上にポリシリコン
層１７を形成する。

第１１工程（第２図（ｋ）） 前工程で形成したポリシリコン層１７をバターニングし
てゲート電極１８を形成する。

この第２実施例が第１の実施例と異なる点は、ゲート酸
化膜１１を形成する前に、溝のソース側とドレイン側の
側壁に厚い酸化膜１５．１６を形成することである。

第２の実施例により製造した埋め込みゲート型ＭＯＳト
ランジスタでは、低濃度ドレイン領域がゲート９Ｍ域の
角の近傍に形成されているため、ソース・ドレイン領域
とゲートポリシリコン領域間に厚い酸化膜を形成して寄
生容量を低減しても、寄生抵抗が大きくなることはない
。

〔発明の効果〕

本発明により製造された埋め込みゲート型ＭＯＳトラン
ジスタは、ホットキャリア効果および短チヤネル効果が
抑制されるため、トランジスタの休転性を向上させるこ
とができる。

また、チャネル長のウェハー面内の均一性が良いため、
設計仕様に近いＭＯＳトランジスタを同一工程によって
多数製造できる。

そしてまた、ゲート酸化膜の角の近傍における寄生抵抗
が小さいため、ドレインコンダクタンスが大きくなり、
回路動作を高速化することが可能となる。

また、ソース、ドレイン領域とゲート電極との間に厚い
絶縁層を介在させることによって、ソース・ドレイン領
域とゲートポリシリコン領域間の寄生容量が小さくなり
、さらに高速化することが可能になる。

【図面の簡単な説明】

第１［１Ｊ（ａ）〜（ｉ）は本発明の第１の実施例の工
程図、第２図（ｇ）〜（ｋ）は本発明の第２の実施例の
工程図、第３図は従来の埋め込みゲート型のＭＯＳトラ
ンジスタの断面図、第４図はＬＤＤ構造を有する埋め込
みゲート型のＭＯＳトランジスタの断面図、第５図（ａ
）〜（ｄ）は改良した埋め込みゲート型ＭＯ３）ランジ
スタの製造工程図である。 １・・・ｐ型シリコン基板、２・−ｎ”　層、３・−ソ
ース領域、４−　ドレイン領域、５−溝、６・−・ｎ型
不純物を含んだポリシリコン、７．８−ポリシリコン層
、９．１０−・・ｎ型低不純物濃度領域、１１・・−ゲ
ート酸化膜、１２−・ゲート用ポリシリコン、１３ゲー
ト電極

Claims (2)

【特許請求の範囲】
1. （１）、第１導電型の半導体基板上に第２導電型の半導
   体層を形成し、この第２導電型の半導体層に第１導電型
   の半導体基板に達する溝を形成してソース領域とドレイ
   ン領域とし、この溝の側壁に第２導電型不純物を含むポ
   リシリコン層を形成し、このポリシリコン層の下端から
   半導体基板中に不純物を拡散して低濃度不純物領域を形
   成する工程を有することを特徴とするＭＯＳトランジス
   タの製造方法。
2. （２）、第１導電型の半導体基板上に第２導電型の半導
   体層を形成し、この第２導電型の半導体層に第１導電型
   の半導体基板に達する溝を形成してソース領域とドレイ
   ン領域とし、この溝の側壁に第２導電型不純物を含むポ
   リシリコン層を形成し、このポリシリコン層の下端から
   半導体基板中に不純物を拡散して低濃度不純物領域を形
   成し、このポリシリコン層を除去した後に、溝の側壁に
   厚い酸化膜を形成し、ゲートに相当する部分に薄いゲー
   ト酸化膜を形成する工程を有することを特徴とするＭＯ
   Ｓトランジスタの製造方法。