KR100376182B1 - 절연게이트형전계효과트랜지스터및그의제조방법 - Google Patents
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Abstract
제 1 도전형의 기판 또는 상기 기판에 형성된 제 1 도전형의 웰에 형성되는 절연게이트형 전계효과 트랜지스터가 제공된다. 상기 절연게이트형 전계효과 트랜지스터는 제 1 도전형의 불순물을 포함하는 채널영역; 및 제 2 도전형의 불순물을 포함하는 소스-드레인영역을 포함한다. 상기 소스-드레인영역이 제 1 도전형의 불순물을 더 포함하며; 상기 소스-드레인영역에 함유된 제 1 도전형 불순물의 농도는 채널영역에 함유된 제 1 도전형의 불순물의 농도보다 높지만 소스-드레인영역에 함유된 제 2도전형의 불순물의 농도보다 낮다.
Description
본 발명은 절연게이트형 전계효과 트랜지스터에 관한 것이다. 더 구체적으로, 본 발명은 단채널 효과가 억제되는 절연게이트형 전계효과 트랜지스터에 관한 것이다.
절연게이트형 전계효과 트랜지스터는 주로 반도체 집적회로에 사용되고 있다. 최근에는, 보다 소형이고 빠른 절연게이트형 전계효과 트랜지스터가 요구되고 있다. 이에 따라, 트랜지스터 소자가 소형화되고 있다. 그러나, 채널길이를 단축함에 의해 트랜지스터 소자의 소형화가 이루어질 때, 단채널 효과가 발생된다. 즉, 트랜지스터 소자가 소형화됨에 따라, 게이트 공핍층 전하의 전체 공핍층 전하에 대한 비율이 감소되어, 임계 전압의 저하, 서브스레숄드 특성의 열화, 또는 펀치스루의 발생 등의 문제가 야기되고 있다.
특히, nMOS 트랜지스터에서는, p형 기판에 n형 불순물로서 비소75As+를 고농도로 주입함에 의해 소스-드레인영역(고농도 불순물영역)을 형성하는 경우, 불순물 주입영역에 결정결함이 발생되며, 소스-드레인영역 근방의 p형 기판에 함유된 보론11B+이 상기 결정결함에 편석된다. 그 결과, 소스-드레인영역의 n+/p 접합 근방에, p형 불순물로서 B농도가 감소된다(즉, B-depletion 현상이 발생된다). 상기 B-depletion 현상에 의해 소스-드레인 접합의 공핍층이 커지게 되어, 단채널효과가 발생되기 쉽게된다. 이 효과를 방지하기 위해 통상 사용되는 방법에서는, 고농도영역이 LDD영역(Lightly Doped Drain)을 둘러싸도록 기판의 B 농도를 높이는 방법이 행해지고 있다.
이하, 도 9A-9H를 참조하여 종래의 nMOS 트랜지스터의 제조 방법을 설명한다. 도 9A-9H는 종래의 nMOS 트랜지스터의 제조 방법을 나타낸 단면도이다.
먼저, 도 9A에 도시된 바와같이, p웰(92), 소자분리막(93), 및 게이트절연막(94)이 실리콘기판(91)상에 형성된다. 그후, 다결정실리콘을 퇴적하고 그 퇴적된 층을 포토에칭하여 게이트전극(95)을 형성한다.
다음, 도 9B에 도시된 바와 같이, 얇은 절연막(96)이 기판 전면을 피복하도록 퇴적함에 의해 형성된다. 다음, n형 불순물로서, 예컨대75As+이온을 주입함에 의해 n형 LDD영역(97)이 형성된다.
이어서, 도 9C에 도시된 바와같이, p형 불순물로서11B+이 약 20-60° 의 큰 경사각으로 주입된다. 따라서, n형 LDD영역(97)을 둘러싸는 p형 반도체영역(98)이 형성된다. 상기 P형 반도체영역(98)은 p웰(92)(또는 기판(91))과 동일 도전형을 가지며 p형 불순물농도가 높다.
다음, 도 9D에 도시된 바와같이, 두꺼운 절연막(99)이 약 150nm의 두께로 형성된다. 그후, 도 9E에 도시된 바와같이, 이방성 에칭에 의해 게이트전극(95)의 각측벽상에 측벽 산화막(100)이 형성된다.
또한, 도 9F에 도시된 바와같이, LDD영역(97)을 형성하기 위해 n형 불순물(75As+) 이온 주입시보다 높은 농도(예컨대, 약 80keV의 에너지로 약 3x1015cm-2)로 주입된다. 따라서, n형 불순물영역으로서 소스-드레인영역(101)이 형성되고 게이트 전극(95)이 n+로 도프된다.
다음, 도 9G에 도시된 바와같이, LDD영역(97), 소스-드레인영역(101) 및 게이트전극(95)을 활성화하여 결정결함을 회복시키도록 어닐링 공정이 실행된다. 이 단계에서, 질소분위기에서 약 850℃로 약 10분간의 어닐링 공정, 약 1000℃에서 20초간의 RTA(Rapid thermal annealing) 공정 등이 실행될 수 있다.
도 9H에 도시된 바와같이, 고융점금속막이 스퍼터링에 의해 퇴적된 다음, 2 스텝 RTA법의 열처리공정을 행하여, 자기정합적으로 실리사이드(102a,102b)를 형성한다. 이로써 절연게이트형 전계효과 트랜지스터가 제조된다.
상기한 방법에 따르면, p형 불순물 농도가 높은 p형 반도체영역(98)이, p웰(92)(즉, 채널영역)과 동일 도전형(즉, p형 : 이 도전형을 "제 1 도전형"이라 함)의 불순물을 주입함에 의해 n형 LDD영역(97) 주위에 형성된다. 그러나, 다음과 같은 문제가 야기될 수 있다.
LDD영역(97)이 p형 반도체영역(98)으로 둘러싸이게 되므로, p형 불순물 농도가 상승되며, 드레인영역 근방의 전계가 특히 강하게 되어, 핫 캐리어 내성을 약화시킨다.
또한, 채널 길이가 짧아짐으로써, p형 반도체영역(98)의 p형 고농도 불순물이 채널영역의 고농도 불순물영역에 미치는 영향이 커지게 된다. 따라서, 채널 영역의 임계전압이 높아지게 되는, 역단채널 효과가 발생된다.
또한, p형 불순물로서 주입되는 보론11B+은 소스-드레인영역(101)의 형성을 위해 n형 불순물로서 주입되는 비소75As+보다 확산이 빠르게 된다. 따라서, 소스-드레인영역(101)의 하부에 고농도 보론 영역이 형성되어, 소스-드레인 접합용량이 커지게 된다. 이에 의해, 회로의 동작 스피드의 저하 및 소비전력의 증가를 야기하며 또한 이동도의 열화에 의해 구동력이 감소된다.
본 발명의 한 양태에 따르면, 제 1 도전형의 기판 또는 상기 기판에 형성된 제 1 도전형의 웰에 형성되는 절연게이트형 전계효과 트랜지스터로서, 제 1 도전형의 불순물을 함유하는 채널영역; 및 제 2 도전형의 불순물을 함유하는 소스-드레인영역을 포함하고, 상기 소스-드레인영역이 제 1 도전형의 불순물을 더 포함하며; 상기 제 1 도전형의 불순물의 피크 농도가, 채널영역에 함유된 제 1 도전형의 불순물의 피크 농도보다는 높으나 상기 제 2 도전형의 불순물의 피크 농도보다는 낮고, 그 농도가 제 2 도전형의 불순물의 피크 농도보다는 낮으나 채널영역에 함유된 제 1 도전형의 농도보다는 높은, 제 1 도전형의 불순물을 함유하는 영역이 상기 소스-드레인영역에 존재한다.
본 발명의 일 실시예에 따르면, 상기 소스-드레인영역에 함유된 1 도전형의불순물 농도가 상기 소스-드레인영역에 함유된 제 2 도전형의 불순물 농도의 1/4이하이다.
본 발명의 다른 실시예에서는, 상기 제 1 도전형의 불순물의 농도 피크의 위치가 소스-드레인영역의 제 2 도전형의 불순물의 농도 피크의 위치 근방에 위치하게 된다.
본 발명의 또 다른 실시예에서, 상기 절연게이트형 전계효과 트랜지스터는 nMOS 트랜지스터이고; 상기 소스-드레인영역의 제 1 도전형의 불순물은 보론이다.
본 발명의 또 다른 실시예에서, 상기 절연게이트형 전계효과 트랜지스터는 nMOS 트랜지스터이고; 상기 소스-드레인영역의 제 1 도전형의 불순물은 인듐이다.
본 발명의 다른 양태에 따르면, 제 1 도전형의 기판 또는 상기 기판에 형성되는 제 1 도전형의 웰에 형성된 절연게이트형 전계효과 트랜지스터가 제공된다. 상기 트랜지스터는, 제 1 도전형의 불순물을 함유하는 채널영역; 제 2 도전형의 불순물을 함유하는 소스-드레인영역, 및 상기 채널영역과 소스-드레인영역에 인접하게 그 채널영역 및 소스-드레인영역 사이에 형성되며, 상기 소스-드레인영역에 함유된 제 2 도전형의 불순물의 농도보다 낮은 농도를 가진 제 2 도전형의 불순물을 함유하는 LDD영역을 포함한다. 상기 LDD영역은 제 1 도전형의 불순물을 더 포함하며; 상기 1 도전형의 불순물의 피크 농도는 채널영역에 함유된 제 1 도전형의 불순물 농도보다 높지만 LDD영역에 함유된 제 2 도전형의 불순물의 피크 농도보다 낮고, 그 농도가 채널영역에 함유된 제 1 도전형의 농도보다 높은, 상기 제 1 도전형의 불순물을 함유하는 영역이 상기 LDD영역에 존재한다.
본 발명의 일 실시예에서, 상기 LDD 영역에 함유된 1 도전형의 불순물 농도가 상기 LDD 영역에 함유된 제 2 도전형의 불순물 농도의 1/4 이하이다.
본 발명의 다른 실시예에서, 상기 제 1 도전형의 불순물의 농도 피크의 위치가 LDD영역의 제 2 도전형의 불순물의 농도 피크의 위치 근방에 위치한다.
본 발명의 또 다른 실시예에서, 상기 절연게이트형 전계효과 트랜지스터는 nMOS 트랜지스터이고; 상기 LDD영역의 제 1 도전형의 불순물은 보론이다.
본 발명의 또 다른 실시예에서, 상기 절연게이트형 전계효과 트랜지스터는 nMOS 트랜지스터이고, 상기 LDD영역의 제 1 도전형의 불순물은 인듐이다.
본 발명의 또 다른 양태에 따르면, 제 1 도전형의 기판 또는 상기 기판에 형성된 제 1 도전형의 웰에 형성되는 절연게이트형 전계효과 트랜지스터의 제조방법이 제공된다. 상기 트랜지스터는 : 제 1 도전형의 불순물을 함유하는 채널영역; 및 제 2 도전형의 불순물을 함유하는 소스-드레인영역을 포함한다. 상기 방법은 상기 기판에 게이트절연막을 형성하고 그 게이트절연막상에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판상에 절연막을 형성하는 단계; 상기 절연막을 이방성으로 에칭함에 의해 게이트전극의 측벽상에 측벽 절연막을 형성하는 단계; 상기 소스-드레인영역으로 될 영역에 제 1 도전형의 불순물을 이온 주입하는 단계; 상기 소스-드레인영역으로 될 영역에 제 2 도전형의 불순물을 이온 주입함에 의해 소스-드레인영역을 형성하는 단계; 및 상기 제 1 및 제 2 도전형의 불순물들을 활성화하여 상기 이온 주입에 의해 발생된 결정결함을 회복시키도록 어닐링 공정을 실행하는 단계로 구성된다. 상기 이온 주입 단계 및 소스-드레인영역 형성 단계는그 농도가 채널영역에 함유된 제 1 도전형의 불순물의 피크 농도보다는 높으나 소스-드레인영역에 함유된 제 2 도전형의 불순물의 피크 농도보다는 낮은, 제 1 도전형의 불순물을 함유하고, 또한 그 농도가 채널영역에 함유된 제 1 도전형의 농도보다 높은, 제 1 도전형의 불순물을 함유하는 영역이 상기 소스-드레인영역에 포함되도록 행해진다.
본 발명의 또 다른 양태에 따르면, 제 1 도전형의 기판 또는 상기 기판에 형성된 제 1 도전형의 웰에 형성된 절연게이트형 전계효과 트랜지스터의 제조방법이 제공된다. 상기 트랜지스터는 제 1 도전형의 불순물을 함유하는 채널영역, 제 2 도전형의 불순물을 함유하는 소스-드레인영역 및 상기 채널영역과 소스-드레인영역에 인접하게 그 채널영역 및 소스-드레인영역 사이에 형성된 LDD 영역을 포함한다. 상기 방법은 상기 기판에 게이트절연막을 형성하고 그 게이트절연막상에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판상에 제 1 절연막을 형성하는 단계; 상기 게이트전극을 마스크로 이용하여 제 1 도전형의 불순물을 이온 주입하는 단계; 제 2 도전형의 불순물을 이온 주입함에 의해 LDD영역을 형성하는 단계; 상기 게이트전극과 기판상에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 이방성으로 에칭함에 의해 게이트전극의 측벽상에 측벽 절연막을 형성하는 단계; 상기 소스-드레인영역으로 될 영역에 제 2 도전형의 불순물을 이온 주입하여 소스-드레인영역을 형성하는 단계; 및 상기 제 1 및 제 2 도전형의 불순물들을 활성화하여 상기 이온 주입에 의해 발생된 결정결함을 회복시키도록 어닐링 공정을 실행하는 단계로 구성된다. 상기 제 1 및 제 2 도전형의 불순물들의 이온 주입은, 상기 LDD영역에 함유된 제 2 도전형의 불순물의 농도가 소스-드레인영역에 함유된 제 2 도전형의 불순물 농도보다 낮고; 상기 LDD영역이, 제 1 도전형의 불순물의 피크 농도가 상기 채널영역에 있어서의 제 1 도전형의 불순물의 피크 농도보다 높은, 제 1 도전형의 불순물을 함유하고; 상기 LDD영역에 함유된 제 1 도전형의 불순물의 피크 농도가 LDD 영역에 있어서의 제 2 도전형의 불순물의 피크 농도보다 낮고, 그 농도가 채널영역에 함유된 제 1 도전형의 농도보다 높은, 제 1 도전형의 불순물을 함유하는 영역이 상기 LDD 영역에 포함되도록 행해진다.
본 발명의 일실시예에 있어서, 상기 이온 주입 단계 및 소스-드레인영역 형성 단계는, 소스-드레인영역에 함유된 제 1 도전형의 불순물의 피크 농도가 상기 소스-드레인영역의 피크 농도의 1/4 이하로 되도록 행해진다.
본 발명의 다른 실시예에 있어서, 상기 제 1 및 제 2 도전형의 불순물의 이온 주입은, LDD영역에 함유된 제 1 도전형의 불순물의 농도가 상기 LDD영역에 함유된 제 2 도전형의 불순물 농도의 1/4 이하로 되도록 행해진다.
따라서, 본 발명은, (1) 게이트 길이가 짧더라도, 핫 캐리어 내성이 열화되지 않고 단채널 효과가 억제되며, 또한 잡합용량의 증가 및 역단채널효과도 억제될 수 있는 절연게이트형 전계효과 트랜지스터를 제공하며, (2) 상기 트랜지스터 제조방법을 제공하는 장점이 있다.
본 발명의 상기 장점 및 다른 장점들은 첨부 도면들을 참조하여 후술되는 상세한 설명을 이해함으로써 당업자들에게 명확해질 것이다.
도 1은 본 발명의 일실시예에 따른 절연게이트형 전계효과 트랜지스터를 나타낸 단면도,
도 2는 본 발명의 일실시예에 따른 절연게이트형 전계효과 트랜지스터의 소스-드레인영역에 존재하는 불순물의 농도 분포를 나타낸 그래프,
도 3은 본 발명의 절연게이트형 전계효과 트랜지스터의 채널 영역에 존재하는 불순물만의 농도 분포를 나타낸 비교 그래프;
도 4는 본 발명의 다른 실시예에 따른 절연게이트형 전계효과 트랜지스터를 나타낸 단면도;
도 5는 본 발명의 다른 실시예에 따른 절연게이트형 전계효과 트랜지스터의 LDD영역에 존재하는 불순물의 농도 분포를 나타낸 그래프;
도 6A-6H는 본 발명의 일실시예에 따른 절연게이트형 전계효과 트랜지스터 제조 단계들을 나타낸 단면도들;
도 7A-7B는 본 발명의 다른 실시예에 따른 절연게이트형 전계효과 트랜지스터 제조 단계들을 나타낸 단면도들;
도 8A-8C는 본 발명의 다른 실시예에 따른 절연게이트형 전계효과 트랜지스터 제조 단계들을 나타낸 단면도들; 및
도 9A-9H는 종래의 절연게이트형 전계효과 트랜지스터 제조 단계들을 나타낸 단면도들이다.
(실시예 1)
도 1은 본 발명에 따른 n채널 절연게이트형 전계효과 트랜지스터(100)의 구조를 나타낸 단면도이다. 설명의 목적으로, 본 발명에서는 제 1 도전형을 p형으로 나타내고 제 2 도전형을 n형으로 나타낸다.
도 1 을 참조하면, 본 발명의 n채널 절연게이트형 전계효과 트랜지스터(100)는 실리콘기판(1)에 형성된 제 1 도전형의 p웰(2)에 형성되며, 소자분리막(3)에 의해 다른 소자에서 분리된다. 게이트 절연막(4)은 p웰(2)상에 형성된다. 약 150nm의 두께를 갖는 다결정실리콘막(5)이 게이트절연막(4)상에 형성된다. 다결정실리콘막(5)의 두께는 약 100-200nm 정도가 바람직하다. 다결정실리콘막(5)이 상기한 범위내의 두께를 가지면, 게이트 바이어스가 인가될 때 다결정실리콘막(5)과 게이트 절연막(4) 사이의 계면에 공핍층이 형성되지 않거나 또는 제 2 도전형의 불순물로서75As+를 주입하여 다결정실리콘막(5)을 n+ 도핑할 때 75As+가 게이트절연막(4)을 통과하지 않게 된다.
또한, 다결정실리콘막(5)의 각 측벽에 게이트전극 측벽막(6)이 형성된다. 상기 게이트전극 측벽막(6) 하방에 LDD 영역(7)이 형성된다. 게이트절연막 측벽막(6)의 두께는 약 50-200nm으로 설정되어 충분한 LDD 영역(7)을 확보한다. 상기 LDD 영역(7)은 이온 주입에 의해 형성된다.
또한, 다결정실리콘막(5)의 양측에는 소스-드레인영역(8)이 형성된다. 도 1에 도시된 바와같이, 소스-드레인영역(8)은 높은 보론 농도를 갖는 영역(9a)(이하,"고농도 영역(9a)"이라 함)을 포함한다. 고농도 영역(9a)으로 주입될 불순물은 보론으로 제한되지 않고, 보론과 동일한 도전형(제 1 도전형: p형)을 갖는 인듐(In)등의, 소스-드레인 영역으로 주입되는 것과 다른 불순물이 사용될 수 있다. 보론에 비해 In은 원자량이 크고 주입범위 및 확산계수가 작기 때문에, 불순물 주입시의 불순물 분포의 범위가 작게되어, 불순물 농도 프로파일을 용이하게 제어할 수 있다.
소스-드레인 영역(8)상에는 소스-드레인 전극(10a)이 제공된다. 각 소스-드레인 전극(10a)은 자기정합적으로 형성된 실리사이드막이다. 유사하게, 다결정실리콘막(5)상에 게이트전극(10b)이 형성된다. 상기 게이트전극(10b)은 자기정합적으로 형성된 실리사이드막이다.
도 2는 도 1에 도시된 n채널 절연게이트형 전계효과 트랜지스터(100)의 A-A'단면을 따라 채널영역 및 소스-드레인영역(8)에 보론, 비소, 및 네트 도핑시의 각 농도 프로파일을 나타낸다.
도 2에 도시된 바와같이, 소스-드레인영역(8)내의 보론 농도 분포의 피크 위치는 실리콘기판 표면에서 약 50nm의 위치에 있고, 그 피크 위치에서의 보론 농도는 약 2x1019cm-3이다. 보론 농도의 피크 위치는 소스-드레인영역을 형성하기 위한 이온 주입에 의해 발생되는 결정결함의 핵근방이다. 바람직하게는, 피크 위치에서의 보론 농도는 소스-드레인영역의 비소의 농도이하로 되고, 소스-드레인영역의 전도 전자 농도와 채널 및 기판의 불순물 농도가 크게 변화하지 않게되는 범위내에서가능한한 크게 되는 것이다.
또한, 도 2에 도시된 바와같이, 피크에서의 비소 농도는 약 7x1020cm-3이고, 접합 깊이는 실리콘기판 표면에서 약 100nm정도이다. p웰(2)에서의 보론 농도는 약 1x1017cm-3이다.
도 3은 본 실시예의 불순물 주입이 채널 및 기판에서의 불순물 농도에 미치는 영향을 나타내도록 제공된 채널영역만의 농도 프로파일이다. 도 3에 나타내진 바와같이, 실리콘기판 표면에서 약 100nm 이상의 거리에서, 채널영역의 네트 도핑 농도는 도 2의 농도 프로파일에서 나타낸 바와 거의 동일하다. 이 비교는, 본 실시예의 절연게이트형 전계효과 트랜지스터(100)에서는, 소스-드레인영역 이외의 기판 및 채널영역에서의 불순물 농도를 크게 변화시키지 않고 보론 농도가 소스-드레인 영역에 그의 피크를 갖도록 불순물 주입이 실행됨을 나타낸다.
소스-드레인영역에서의 상기한 보론 농도 분포에 의해, 어닐링 공정중에, 소스-드레인영역의 보론이 결정 결함을 매립하게 되므로 채널 영역의 불순물의 소스-드레인영역으로 가속 확산되지 않는다. 따라서, B-depletion 현상을 억제할 수 있다. 그러므로, B-depletion에 의한 n+/p 접합근방의 기판 영역에서의 보론 농도의 감소를 방지하여 단채널 효과를 억제할 수 있다. 또한, 종래 기술에서와 같이, LDD 영역(7)을 둘러싸는 제 1 도전형(p형) 불순물의 농도가 높은 반도체영역이 존재하지 않기 때문에, 핫 캐리어 내성이 열화되지 않는다. 또한, 제1 도전형(즉, 소스-드레인영역의 도전형과 반대의 도전형)의 불순물의 농도 분포가소스-드레인영역(8)(고농도영역 9a)내에 피크를 갖기 때문에, 소스-드레인영역하의 불순물 농도에 영향을 미치지 않는다. 따라서, 역단채널효과 및 소스-드레인 접합용량의 증가를 억제할 수 있다.
본 실시예에서는 n채널 MOS 트랜지스터를 이용하였지만, p채널 MOS 트랜지스터를 이용할 수 있다. 이 경우에는, 주입되는 모든 이온의 도전형이 본 실시예와 역으로 된다.
(실시예 2)
도 4는 본 발명의 실시예 2에 따른 n채널 절연게이트형 전계효과 트랜지스터(200)의 구조를 나타내며, 실시예 1의 n채널 절연게이트형 전계효과 트랜지스터(100)(도 1 참조)에도 존재하는 소자들은 그 n채널 절연게이트형 전계효과 트랜지스터(100)에서와 동일한 참조부호로 나타낸다.
본 실시예의 n채널 절연게이트형 전계효과 트랜지스터(200)에서는, LDD 영역(7')이 고농도 보론 영역(11)(이하, "고농도 영역(11)'이라 함)을 포함한다. 보론 농도의 피크는 고농도 영역(11)에 존재한다.
실시예 1에서와 같이, 고농도영역(11)을 형성하도록 주입될 불순물은 보론으로 제한되지 않고, 인듐(In) 등의, 보론과 동일 도전형(제 1 도전형 : p형)을 갖는 다른 불순물이 사용될 수 있다. LDD영역(7')에 고농도영역(11)을 제공함에 의해, 본 실시예에서와 같이, n채널 절연게이트형 전계효과 트랜지스터(200)의 성능이 향상될 수 있다.
도 5는 도 4에 도시된 n채널 절연게이트형 전계효과 트랜지스터(200)의 B-B'단면을 따라 LDD영역(7')에 보론, 비소, 및 네트 도핑시의 각 농도 프로파일을 나타낸다.
도 5에 도시된 바와같이, LDD영역(7')내의 보론 농도 분포의 피크 위치는 실리콘기판 표면에서 약 25nm의 위치에 있고, 그 피크 위치에서의 보론 농도는 약 2x1019cm-3이다. 보론 농도의 피크 위치는 LDD영역(7')을 형성하기 위한 이온 주입에 의해 발생된 결정결함의 핵근방이다. 바람직하게는, 피크 위치에서의 보론 농도는 LDD영역(7')의 비소의 농도이하로 되고, LDD영역(7')의 전도 전자 농도와 채널 및 기판의 불순물 농도가 크게 변화하지 않게되는 범위내에서 가능한한 크게 되는 것이다.
또한, LDD영역(7')의 피크에서의 비소 농도는 약 8x1019cm-3이고, 접합 깊이는 약 70nm정도이다. LDD영역(7')의 접합깊이는 소스-드레인영역(8)의 접합깊이 이하로 설정되고 LDD영역(7')의 보론 농도는 트랜지스터 구동용 구동전압이 보장되는 레벨로 설정된다.
본 실시예의 n채널 절연게이트형 전계효과 트랜지스터(200)에서는, 불순물 주입이 LDD영역(7') 이외의 기판 및 채널영역에서의 불순물 농도를 크게 변화시키지 않고 보론 농도가 LDD영역(7')에 그의 피크를 갖도록 실행된다.
LDD영역(7')에서의 상기한 보론 농도 분포에 의해, 어닐링 공정중에, LDD영역(7')의 보론이 결정 결함을 매립하게 되므로 채널 영역의 불순물이 LDD영역(7') 및 소스-드레인영역으로 가속 확산되지 않는다. 따라서, B-depletion 현상을 억제할 수 있다. 그러므로, B-depletion 현상에 의한 n+/p 접합근방의 기판 영역에서의 보론 농도의 감소를 방지하여 단채널 효과를 억제할 수 있다. 또한, 종래 기술에서와 같이, LDD영역(7')을 둘러싸는 제 1 도전형(p형) 불순물의 농도가 높은 반도체 영역이 존재하지 않기 때문에, 핫 캐리어 내성을 열화시키지 않게된다. 또한, 제1 도전형(즉, 소스-드레인영역의 도전형과 반대의 도전형)의 불순물(보론)의 농도 분포가 LDD영역(7')내에 피크를 갖기 때문에, 소스-드레인영역하에 존재하는 불순물 농도에 영향을 미치지 않는다. 따라서, 역단채널효과 및 소스-드레인 접합용량의 증가를 억제할 수 있다.
일반적으로, LDD영역은 실리콘기판 표면 근방에 형성될 필요가 있는데, 즉 얕은 위치에 형성될 필요가 있다. LDD영역을 형성하기 위해 n형 불순물75As+을 주입함에 의해 결정결함이 발생될 때, 어닐링 처리중에 결정 결함에서 보론이 이끌려와 편석되기 쉽다. 따라서, LDD영역의 형성에 의한 결정결함은 특히 채널영역 및 기판의 보론 농도에 미치는 영향이 크다. 그러므로, 본 실시예의 n채널 절연게이트형 전계효과 트랜지스터(200)의 LDD영역내에 고농도 보론(또는 보론과 동일 도전형의 불순물)영역을 설치함에 의해, 보다 큰 효과를 얻을 수 있다.
(실시예 3)
본 실시예에서는, 실시예 1에 기술된 바와같은 n채널 절연게이트형 전계효과 트랜지스터(100)의 제조 방법을 도 6A-6H를 참조하여 설명한다.
먼저, 도 6A에 도시된 바와같이, 실리콘기판(1)상에 제 1 도전형의 p웰(2),소자분리막으로서의 필드산화막(3), 및 게이트절연막(4)이 공지된 방법에 의해 형성된다. 통상의 실리콘산화막이 아닌, 저질소농도를 가진 질화산화막(즉, N2O)도 게이트절연막(4)으로 사용될 수 있다. 그후, 통상적으로 사용되는 방법을 이용하여 게이트절연막(4)상에 다결정 실리콘을 퇴적함에 의해 다결정 실리콘막(5)이 형성된 다음, 상기 막을 포토리소그라피 및 드라이에칭에 의해 처리한다.
다음, 도 6B에 도시된 바와같이, 실리콘질화막(1)을 두께 5-20nm정도로 퇴적하여 형성한다. 상기 실리콘질화막(12)은 후술되는 공정에서 자기정합적으로 메탈실리사이드가 형성되지 않는 경우에는 다른 타입의 절연막으로 될 수 있다.
다음, 도 6C에 도시된 바와같이, 제 2 도전형 불순물로서 비소75As+가 이온 주입되어 LDD영역(7)을 형성한다. 예컨대,75As+는 약 20-30keV의 에너지로, 약 1x1014-5x1014cm-2정도 주입된다. 비소 이온 이외에,31P+도 LDD영역(7)을 형성하기 위해 제 2 도전형(n형)의 불순물로서 사용될 수 있다. 그러나, LDD 영역(7)의 접합부를 얕은 위치, 즉, 실리콘기판 표면에서 가까운 위치에 형성하여, (단채널 효과를 억제하기 위해), 또한 기생저항을 감소시키기 위해서는75As+를 사용함이 바람직하다. 또한, LDD영역(7)으로의 이온 주입 조건은, LDD영역(7)이 후공정에서 형성될 소스-드레인 영역보다 얕은 위치에 형성되도록 설정되어야 한다.
다음, 비교적 두꺼운 산화막(13)이 70-250nm 의 두께로 퇴적에 의해 형성된다(도 6D 참조). 상기 비교적 두꺼운 산화막(13)은 게이트전극 측벽막(6)을 형성하도록 사용된다.
다음, 산화막(13)이 이방성 에칭에 의해 에치백되어 다결정 실리콘막(5)의 각 측벽상에 게이트전극 측벽막(6)을 형성한다. 이어서, 실리콘질화막(14)이 약 5-20nm의 두께로 전체 기판상에 퇴적에 의해 형성된다. 상기 실리콘질화막(14)은 후술되는 공정에서 자기정합적으로 메탈 실리사이드가 형성되지 않는 경우에는 다른 타입의 절연막으로 될 수 있다. 그후, 도 6E에 도시된 바와같이, 제 1 도전형(p형) 불순물로서 보론11B+이 실리콘질화막(14)을 통해 이온주입되어 고농도 보론영역(9a)(이하, "고농도영역(9a)"이라 함)을 형성한다.11B+는, 예컨대 약 5-15keV의 에너지로 약 3x1012-1x1014cm-2정도로 주입된다.
보론 이온11B+이외에,11B=와 동일 도전형(p형)을 가진 다른 불순물도 고농도 영역(9a)을 형성하도록 제 1 도전형(p형)불순물로 사용될 수 있다. 예컨대,49BF2-가 15-65keV 정도의 에너지로 주입되거나, 또는115In+가 약 30-90keV의 에너지로 주입될 수 있다.
또한, 고농도영역(9a)의 불순물농도(보론농도)의 피크 위치가 후공정에서 형성될 소스-드레인영역(8)(9b)보다 얕은 영역에 위치하며, 고농도영역(9a)의 불순물 농도가 소스-드레인영역(8) 이외의 기판 및 채널영역의 농도보다 크게되도록 고농도영역(9a)에 대한 이온주입 조건을 적절하게 설정할 필요가 있다. 또한, 소스-드레인영역(8) 이외의 채널영역의 불순물(보론) 농도에 변화가 없도록 이온 주입시의 조건을 설정할 필요가 있다.
또한, 보론 농도 분포의 피크는 소스-드레인영역(8)을 형성하기 위한 이온주입에 의해 발생된 결정결함의 핵근방이다. 바람직하게는, 피크 위치에서의 보론 농도는 소스-드레인영역(8)의 비소의 농도이하로 되고, 소스-드레인영역(8)의 전도 전자 농도와 채널 및 기판의 불순물 농도가 크게 변화하지 않게되는 범위내에서 가능한한 크게 되는 것이다.
다음, 도 6F에 도시된 바와같이, 소스-드레인영역(8)은 제 2 도전형 불순물로서75As+이온을 주입함에 의해 형성된다. 예컨대,75As=는 약 40-80keV의 에너지로 약 1x1014cm-2정도로 주입된다. 도 6F에 도시된 바와같이, 소스-드레인영역(8)은 고농도영역(9a)을 포함한다. 상기 도면에서, 참조부호(9b)는 고농도영역(9a)을 제외한 소스-드레인영역(8)의 일부를 나타낸다.
고농도영역(9a) 및 소스-드레인영역(8)의 형성순서는 상기 순서로 제한되지 않고, 먼저75AS+이온을 주입하여 소스-드레인영역(8)을 형성한 다음11B=이온을 주입함에 의해 고농도영역(9a)을 형성할 수 있다.
다음, LDD영역(7) 및 소스-드레인영역(8)을 활성화하여 결정결함을 회복시키도록 어닐링공정이 실행된다. 이 단계에서, 예컨데 약 1000℃에서 약 10초간 RTA(Rapid thermal annealing) 공정이 실행된다. 다음, 역스퍼터링에 의해 실리콘 질화막(14)이 제거된다(도 6G 참조).
다음, 고융점 금속으로서 티탄(Ti)이 35nm의 두께로 퇴적함에 의해 형성되어, 열처리에 의해 TiSi2를 형성한다. 그후, 게이트전극 측벽막(6)의 Ti의 미반응부가 웨트에칭에 의해 제거되고, 안정화를 향상시키도록 다른 열처리가 실행된다. 따라서, 메탈 실리사이드 부분(10a,10b)이 자기정합적으로 형성된다(도 6H 참조). 각각의 소스-드레인영역(8)상에 형성된 메탈 실리사이드 부분(10a)은 소스-드레인전극(10a)으로 되며 다결정실리콘막(5)상에 형성된 메탈 실리사이드 부분(10b)은 게이트전극(10b)으로 된다.
실시예 1에 도시된 바와같은 n채널 절연게이트형 전계효과 트랜지스터(100)는 상기 공정들에 의해 형성될 수 있다. 상기 n채널 절연게이트형 전계효과 트랜지스터(10)에서, 제 1 도전형의 불순물(보론)의 주입은 소스-드레인영역(8) 이외의 그 근방의 기판 및 채널영역에서의 불순물 농도를 크게 변화시키지 않고 보론 고농도 영역(9a)(또는 보론 농도 피크)이 소스-드레인영역(8)에 제공되도록 실행된다.
소스-드레인영역(8)에서의 상기한 보론 농도 분포에 의해, 어닐링 공정중에, 소스-드레인영역(8)의 고농도영역(9a)의 보론이 결정 결함을 매립하게 되므로 채널 영역의 보론이 소스-드레인영역(8)으로 가속 확산되지 않는다. 따라서, B-depletion 현상을 억제할 수 있다. 그러므로, B-depletion 현상에 의한 n+/p 접합 근방의 기판에서의 보론 농도의 감소를 방지하여 단채널 효과를 억제할 수 있다. 또한, 종래 기술에서와 같이, 소스-드레인영역(8)을 둘러싸는 제 1 도전형(p형) 불순물의 농도가 높은 반도체영역이 존재하지 않기 때문에, 핫 캐리어 내성을 열화시키지 않게된다. 또한. 제1 도전형(즉, 소스-드레인영역의 도전형과 반대의 도전형)의 불순물의 농도 분포가 소스-드레인영역(8)내에 피크를 갖기 때문에, 소스-드레인영역하에 존재하는 불순물 농도에 영향을 미치지 않는다. 따라서, 역단채널효과 및 소스-드레인 접합용량의 증가를 억제할 수 있다.
(실시예 4)
이 실시예에서는, 실시예 2에서 기술된 바와같은 n채널 절연게이트형 전계효과 트랜지스터(200)의 제조방법을 설명한다. 실시예 4에 따른 n채널 절연게이트형 전계효과 트랜지스터(200)의 제조 방법은, 다결정 실리콘막(5)의 형성으로부터 실리콘질화막(12) 까지의 공정(즉, 도 6A 및 6B에 나타낸 공정들)이 실시예 3에서와 부분적으로 동일하다.
다음, 도 7A에 도시된 바와같이, 제 1 도전형(p형) 불순물로서 보론11B=이 실리콘질화막(12)을 통해 이온주입되어 고농도 보론영역(9a)(이하, "고농도영역(9a)"이라 함)을 형성한다.11B+는, 예컨대 약 5-10keV의 에너지로 약 3x1012-5x1013cm-2정도로 주입된다. 보론 이온11B+이외에,11B+와 동일 도전형(p형)을 가진 다른 불순물도 고농도영역(9a)을 형성하도록 제 1 도전형(p형)불순물로 사용될 수 있다. 예컨대,49BF2 +가 20-45keV 정도의 에너지로 주입되거나, 또는115In=가 약 30-70keV의 에너지로 주입될 수 있다.
또한, 고농도영역(9a)의 불순물농도(보론농도)의 피크 위치가 후공정에서 형성될 소스-드레인영역(8)(9b)보다 얕은 영역에 위치하며, 고농도영역(9a)의 불순물 농도가 소스-드레인영역(8) 이외의 기판 및 채널영역의 농도보다 크게되도록 고농도영역(9a)에 대한 이온주입 조건을 적절하게 설정할 필요가 있다. 또한, 소스-드레인영역(8) 이외의 채널영역의 불순물(보론) 농도에 변화가 없도록 이온 주입시의 조건을 설정할 필요가 있다.
또한, 보론 농도 분포의 피크는 LDD영역(7')을 형성하기 위한 이온주입에 의해 발생된 결정결함의 핵근방이다. 바람직하게는, 피크 위치에서의 보론 농도는 LDD영역(7')의 비소의 농도이하로 되고, LDD영역(7')의 전도 전자 농도와 채널 및 기판의 불순물 농도가 크게 변화하지 않게되는 범위내에서 가능한한 크게 되는 것이다.
다음, 도 7B에 도시된 바와같이, LDD영역(7')은 제 2 도전형 불순물로서75As+이온을 주입함에 의해 형성된다. 예컨대,75As+는 약 20-30keV의 에너지로 약 1x1014-5x1014cm-2정도로 주입된다.
고농도영역(9a) 및 LDD영역(7')의 형성순서는 상기 순서로 제한되지 않고, 먼저75As=이온을 주입하여 LDD영역(7')을 형성한 다음11B+이온을 주입함에 의해 고농도 보론 영역(9a)을 형성할 수 있다. 여기에서, LDD 영역(7')의 비소 농도는 고농도 보론 영역(9a)보다 높다.
상기 단계들에 의해 고농도영역(9a)을 포함하는 LDD 영역(7')이 형성된다.
다음, 실시예 3에서 기술된 단계들을 통해 소스-드레인영역(8)의 형성 및 후속 공정들이 실행되어, 실시예 2에서 기술된 바와같은 n채널 절연게이트형 전계효과 트랜지스터(200)를 제조한다.
상기한 바와같이, 본 실시예의 n채널 절연게이트형 전계효과 트랜지스터(200)에서는, 불순물 주입이 LDD영역(7') 이외의 기판 및 채널영역에서의 불순물 농도를 크게 변화시키지 않고 보론 농도가 LDD영역(7')에 그의 피크를 갖도록 실행된다.
LDD영역(7')에서의 상기한 보론 농도 분포에 의해, 어닐링 공정중에, LDD영역(7')의 보론이 결정 결함을 매립하게 되므로 채널 영역의 불순물이 LDD영역(7') 및 소스-드레인영역(8)으로 가속 확산되지 않는다. 따라서, B-depletion 현상을 억제할 수 있다. 그러므로, B-depletion 현상에 의한 n+/p 접합근방의 기판 영역에서의 보론 농도의 감소를 방지하여 단채널 효과를 억제할 수 있다. 또한, 종래 기술에서와 같이, LDD영역(7')을 둘러싸는 제 1 도전형(p형) 불순물의 농도가 높은 반도체영역이 존재하지 않기 때문에, 핫 캐리어 내성을 열화시키지 않게된다. 또한, 제1 도전형(즉, 소스-드레인영역의 도전형과 반대의 도전형)의 불순물의 농도 분포가 LDD영역(7')내에 피크를 갖기 때문에, 소스-드레인영역하에 존재하는 불순물 농도에 영향을 미치지 않는다. 따라서, 역단채널효과 및 소스-드레인 접합용량의 증가를 억제할 수 있다.
일반적으로, LDD영역은 실리콘기판 표면 근방에 형성될 필요가 있는데, 즉 얕은 위치에 형성될 필요가 있다. LDD영역을 형성하기 위해 n형 불순물75As+을 주입함에 의해 결정결함이 발생될 때, 어닐링 처리중에 결정 결함에서 보론이 이끌려나와 편석되기 쉽다. 따라서, LDD영역의 형성에 의한 결정결함은 특히 채널영역 및 기판의 보론 농도에 미치는 영향이 크다. 그러므로, 본 실시예의 n채널 절연게이트형 전계효과 트랜지스터(200)의 LDD영역내에 고농도 보론 영역을 제공함에 의해(또는 보론과 동일 도전형의 다른 불순물), 보다 큰 효과를 얻을 수 있다. 본 실시예에서는, 또한 LDD영역(7')으로의 보론 이온 주입에 의해 단채널효과가 억제되도록 이온 주입 조건을 제어함에 의해 소스-드레인영역(8)으로의 보론 주입을 생략할 수 있다.
(실시예 5)
이 실시예에서는, 실시예 2에서 기술된 바와같은 n채널 절연게이트형 전계효과 트랜지스터(200)의 다른 제조 방법에 대해 설명한다. 실시예 5에 따른 n채널 절연게이트형 전계효과 트랜지스터(200)의 제조 방법은, 다결정 실리콘막(5)의 형성 및 실리콘질화막(12)을 퇴적하는 공정에서부터 LDD영역(7') 형성까지의 공정(즉, 도 6A 및 6C에 나타낸 단계들)이 실시예 3에서와 부분적으로 동일하다.
다음, 도 8A에 도시된 바와같이, 산화막(15)을 50-100nm정도의 두께로 퇴적하여 기판의 표면 전체를 피복한다. 다음,11B+이 산화막(15)을 통해 이온주입되어 고농도 보론영역(9a)(이하, "고농도영역(9a)"이라 함)을 형성한다.11B+는, 예컨대 약 10-30keV의 에너지로 약 1x1012-1x1013cm-2정도로 주입된다.
보론이온11B=이외에,11B+와 동일 도전형(p형)을 가진 다른 불순물도 고농도 영역(9a)을 형성하도록 제 1 도전형(p형) 불순물로 사용될 수 있다. 예컨대,49BF2 +가 40-130keV 정도의 에너지로 주입되거나, 또는115In=가 약 100-240keV의 에너지로 주입될 수 있다.
또한, 고농도영역(9a)의 불순물농도(보론농도)의 피크 위치가 후공정에서 형성될 소스-드레인영역(8)(9b)보다 얕은 영역에 위치하며, 고농도영역(9a)의 불순물 농도가 소스-드레인영역(8) 이외의 기판 및 채널영역의 농도보다 높게되도록 고농도영역(9a)에 대한 이온주입 조건을 적절하게 설정할 필요가 있다. 또한, 소스-드레인영역(8) 이외의 채널영역의 불순물(보론) 농도에 변화가 없도록 이온 주입시의 조건을 설정할 필요가 있다.
또한, 보론 농도 분포의 피크는 LDD영역(7')을 형성하기 위한 이온주입에 의해 발생된 결정결함의 핵근방이다. 바람직하게는, 피크 위치에서의 보론 농도는 LDD영역(7')의 비소의 농도이하로 되고, LDD영역(7')의 전도 전자 농도와 채널 및 기판의 불순물 농도가 크게 변화하지 않게되는 범위내에서 가능한한 크게 되는 것이다.
상기한 바와같이, 비교적 두꺼운 절연막(15)을 통해11B+이온을 주입함에 의해, 불순물 주입 조건들을 제어하기가 용이하게 된다.
다음, 도 8B에 도시된 바와같이, 산화막(16)을 100-200nm의 두께로 퇴적하여형성한다.
이어서, 도 8C에 도시된 바와같이, 산화막(16)을 이방성 에칭함에 의해 게이트전극 측벽막(6)이 형성된다.
그후의 공정들은 실시예 3에서와 동일하다. 소스-드레인영역(8) 형성 및 그후의 공정들에 의해, 실시예 2에서와 같은 n채널 절연게이트형 전계효과 트랜지스터(200)가 제조된다.
또한, 실시예 4에서 기술된 바와같이, LDD영역(7')으로의 보론 이온 주입에 의해 단채널효과가 억제되도록 이온 주입 조건을 제어함에 의해 소스-드레인영역(8)으로의 보론 주입을 생략할 수 있다.
상기한 바와같이, 본 실시예의 n채널 절연게이트형 전계효과 트랜지스터(200)에서는, 불순물 주입이 LDD영역(7') 이외의 기판 및 채널영역에서의 불순물 농도를 크게 변화시키지 않고 보론 농도가 LDD영역(7')에 그의 피크를 갖도록 실행된다.
LDD영역(7')에서의 상기한 보론 농도 분포에 의해, 어닐링 공정중에, LDD영역(7')의 보론이 결정 결함을 매립하게 되므로 채널 영역의 불순물이 LDD영역(7') 및 소스-드레인영역(8)으로 가속 확산되지 않는다. 따라서, B-depletion 현상을 억제할 수 있다. 그러므로, B-depletion 현상에 의한 n+/p 접합 근방의 기판 영역에서의 보론 농도의 감소를 방지하여 단채널 효과를 억제할 수 있다. 또한, 종래 기술에서와 같이, LDD영역(7')을 둘러싸는 제 1 도전형(p형) 불순물의 농도가 높은 반도체영역이 존재하지 않기 때문에, 핫 캐리어 내성을 열화시키지 않게된다. 또한, 제1 도전형(즉, 소스-드레인영역의 도전형과 반대의 도전형)의 불순물(보론)의 농도 분포가 LDD영역(7')내에 피크를 갖기 때문에, 소스-드레인영역하에 존재하는 불순물 농도에 영향을 미치지 않는다. 따라서, 역단채널효과 및 소스-드레인 접합용량의 증가를 억제할 수 있다.
본 발명의 절연게이트형 전계효과 트랜지스터에서는, (소스-드레인영역의 도전형과 반대의 도전형의 불순물이 소스-드레인영역 형성을 위한 이온 주입에 의해 발생되는 결정 결함에 편석됨에 따라), 소스-드레인영역 근방의 소스-드레인영역이외의 기판 및 채널 영역으로의 불순물의 주입농도를 높이지 않고, 소스-드레인영역 근방의 소스-드레인영역 이외의 기판 및 채널영역의 불순물 농도의 감소를 방지할 수 있다. 이에 의해, 핫 캐리어, 역단채널 효과 및 접합용량의 증가를 억제하며, 단채널 효과도 억제할 수 있다.
또한, LDD영역내에도 LDD영역과 반대 도전형의 불순물을 제공함에 의해, 단채널 효과를 더욱 억제할 수 있다. 이에 의해, 더욱 양호한 성능의 절연게이트형 전계효과 트랜지스터를 제공할 수 있다.
또한, 소스-드레인영역의 도전형과 반대 도전형의 불순물의 농도 분포가 소스-드레인영역내에서 피크를 갖게 되므로, 채널영역 및 소스-드레인영역 하부에 존재하는 불순물 농도에 거의 변화를 주지 않는다. 따라서, 종래와 같이 소스-드레인 접합용량을 증가시키지 않는다.
또한, 상기한 소스-드레인영역 및 LDD영역의 도전형과 반대의 도전형의 불순물로서 통상 보론이 사용되지만, 보론 대신 인듐을 사용하여, 그 불순물의 확산 및 농도 분포를 용이하게 제어할 수 있다.
또한, 본 발명의 절연게이트형 전계효과 트랜지스터의 제조 방법에 의하면, 비교적 두꺼운 절연막을 퇴적시킨후, 상기한 소스-드레인영역 및 LDD영역의 도전형과 반대 도전형의 불순물을 주입함에 의해, 불순물의 주입 에너지의 선택범위를 넓게할 수 있게된다. 이에 의해, 핫 캐리어, 역단채널효과 및 접합용량을 억제할 수 있으며, 단채널효과도 억제할 수 있게된다.
당업자들이라면 본 발명의 정신과 범위를 벗어나지 않고 여러 가지 다른 개조를 용이하게 실시할 수 있을 것이다. 따라서, 첨부된 본 발명의 특허청구의 범위는 상기한 명세서의 설명내용으로 제한되지 않고, 더 넓게 해석되어야 한다.
Claims (9)
- 절연게이트형 전계효과 트랜지스터로서,제1 도전형의 기판;상기 기판에 형성된 제1 도전형의 웰;제 1 도전형의 불순물을 함유하며 상기 웰상의 기판에 형성된 채널영역; 및제 2 도전형의 불순물을 함유하는 소스/드레인영역을 포함하고,상기 소스/드레인영역은 그 피크농도가 상기 채널영역의 제1 도전형 불순물의 피크농도보다 높고 상기 제2 도전형 불순물의 피크농도보다는 낮은 제 1 도전형의 불순물을 포함하며, 상기 제 1 도전형 불순물의 피크 농도는 1x1020cm-3보다 작고, 제 1 도전형의 불순물을 함유하는 영역이 상기 소스/드레인영역내에서 채널영역의 제1 도전형 불순물보다 높은 농도를 가지는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터.
- 제1항에 있어서, 상기 제 1 도전형의 불순물의 농도 피크의 위치가 소스/드레인영역의 제 2 도전형의 불순물의 농도 피크의 위치 근방에 위치하는 절연게이트형 전계효과 트랜지스터.
- 제1항에 있어서, 상기 절연게이트형 전계효과 트랜지스터는 nMOS 트랜지스터이고;상기 소스/드레인영역의 제 1 도전형의 불순물이 보론인 절연게이트형 전계효과 트랜지스터 .
- 제1항에 있어서, 상기 절연게이트형 전계효과 트랜지스터는 nMOS 트랜지스터이고;상기 소스/드레인영역의 제 1 도전형의 불순물이 인듐인 절연게이트형 전계효과 트랜지스터.
- 제 1 도전형의 기판 또는 제 1 도전형의 웰에 형성되는 절연게이트형 전계효과 트랜지스터로서,제 1 도전형의 불순물을 함유하는 채널영역;제 2 도전형의 불순물을 함유하는 소스/드레인영역; 및상기 채널영역과 소스/드레인영역에 인접하도록 채널영역 및 소스/드레인영역 사이에 형성되며 그리고 그 농도가 상기 소스/드레인영역에 함유된 제 2 도전형의 불순물의 농도보다 낮은 제 2 도전형의 불순물을 함유하는 LDD영역을 포함하며,여기에서, 상기 LDD영역은 제 1 도전형의 불순물을 더 포함하고,상기 1 도전형의 불순물의 피크 농도는 채널영역에 함유된 제 1 도전형의 불순물 농도보다 높지만 LDD영역에 함유된 제 2 도전형의 불순물의 피크 농도보다 낮고, 그리고 그 농도가 채널영역에 함유된 제 1 도전형의 농도보다 높은 제 1 도전형의 불순물을 함유하는 영역이 상기 LDD 영역에 존재하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터.
- 제 5항에 있어서, 상기 LDD 영역에 포함된 상기 제 1 도전형의 불순물의 농도 피크의 위치가 LDD 영역내에 있는 제 2 도전형의 불순물의 농도 피크의 위치 근방에 있는 절연게이트형 전계효과 트랜지스터.
- 제 5항에 있어서, 상기 절연게이트형 전계효과 트랜지스터는 nMOS 트랜지스터이고;상기 LDD 영역의 제 1 도전형의 불순물이 보론인 절연게이트형 전계효과 트랜지스터.
- 제 5항항에 있어서, 상기 절연게이트형 전계효과 트랜지스터는 nMOS 트랜지스터이고;상기 LDD 영역의 제 1 도전형의 불순물이 인듐인 절연게이트형 전계효과 트랜지스터.
- 제 1 도전형의 기판 또는 제 1 도전형의 웰에 형성되고, 제 1 도전형의 불순물을 함유하는 채널영역; 및 제 2 도전형의 불순물을 함유하는 소스/드레인영역을 포함하는 절연게이트형 전계효과 트랜지스터의 제조방법으로서,상기 기판에 게이트절연막을 형성하고 그 게이트절연막상에 게이트전극을 형성하는 단계;상기 게이트전극이 형성된 기판상에 절연막을 형성하는 단계;상기 절연막을 이방성으로 에칭함으로써 게이트전극의 측벽에 측벽 절연막을 형성하는 단계;상기 소스/드레인영역으로 될 영역에 제 1 도전형의 불순물을 이온 주입하는 단계;상기 소스/드레인영역으로 될 영역에 제 2 도전형의 불순물을 이온 주입함으로써 소스/드레인영역을 형성하는 단계; 및상기 제 1 및 제 2 도전형의 불순물들을 활성화하여 상기 이온 주입에 의해 발생된 결정결함을 회복시키도록 어닐링 공정을 실행하는 단계를 포함하고,여기에서, 상기 소스/드레인영역은 그 농도가 채널영역에 함유된 제 1 도전형의 불순물의 피크 농도보다는 높으나 소스/드레인영역에 함유된 제 2 도전형의 불순물의 피크 농도보다는 낮은 제 1 도전형의 불순물을 포함하며 그리고 그 농도가 채널영역에 함유된 제 1 도전형의 농도보다 높은 제 1 도전형의 불순물을 함유하는 영역이 상기 소스/드레인영역에 포함되도록 상기 이온 주입 단계 및 소스/드레인영역 형성 단계가 수행되는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제조방법.
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