JPH05251650A - Cmos型半導体装置の製造方法 - Google Patents
Cmos型半導体装置の製造方法Info
- Publication number
- JPH05251650A JPH05251650A JP4045117A JP4511792A JPH05251650A JP H05251650 A JPH05251650 A JP H05251650A JP 4045117 A JP4045117 A JP 4045117A JP 4511792 A JP4511792 A JP 4511792A JP H05251650 A JPH05251650 A JP H05251650A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type
- channel
- forming
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】CMOSトランジスタに於いて、nチャンネル
及びpチャンネルトランジスタ双方にLDD構造を形成
する場合、LDD構造形成のためにフォトリソグラフィ
工程を簡素化する。 【構成】pチャンネルトランジスタのLDD構造に於い
て、p- 拡散層領域中に予めn- 拡散層を形成し、また
p+ 拡散層領域中にも予めn+ 拡散層を形成すること
で、LDD構造形成に伴うフォトリソグラフィ工程の増
加を回避している。なお前記p- 及びp+ 拡散層領域中
に含まれるn- 及びn+ 拡散層は、濃度を調整すること
により、pチャンネルトランジスタの特性に影響を及ぼ
さない様にするものである。
及びpチャンネルトランジスタ双方にLDD構造を形成
する場合、LDD構造形成のためにフォトリソグラフィ
工程を簡素化する。 【構成】pチャンネルトランジスタのLDD構造に於い
て、p- 拡散層領域中に予めn- 拡散層を形成し、また
p+ 拡散層領域中にも予めn+ 拡散層を形成すること
で、LDD構造形成に伴うフォトリソグラフィ工程の増
加を回避している。なお前記p- 及びp+ 拡散層領域中
に含まれるn- 及びn+ 拡散層は、濃度を調整すること
により、pチャンネルトランジスタの特性に影響を及ぼ
さない様にするものである。
Description
【0001】
【産業上の利用分野】本発明は、CMOS型半導体装置
の製造方法に係わり、特にCMOS型半導体装置の微細
化とそれに伴うホットキャリア効果の低減を可能とし、
集積回路の高性能化を図ることができるCMOS型半導
体装置の製造方法に関する。
の製造方法に係わり、特にCMOS型半導体装置の微細
化とそれに伴うホットキャリア効果の低減を可能とし、
集積回路の高性能化を図ることができるCMOS型半導
体装置の製造方法に関する。
【0002】
【従来の技術】nチャンネル及びpチャンネルMOSト
ランジスタを組み合わせたCMOSトランジスタに於い
て、高集積化を図るためには、各MOSトランジスタの
チャンネル長を短くすることが重要である。しかしなが
ら、この短チャンネル化が進むとホットキャリア効果に
より、トランジスタとしての動作が著しく損われる。
ランジスタを組み合わせたCMOSトランジスタに於い
て、高集積化を図るためには、各MOSトランジスタの
チャンネル長を短くすることが重要である。しかしなが
ら、この短チャンネル化が進むとホットキャリア効果に
より、トランジスタとしての動作が著しく損われる。
【0003】本来、上記ホットキャリア効果は、nチャ
ンネルトランジスタにおいて特に深刻な問題であった
が、近年、pチャンネルトランジスタも微細化とともに
同様の問題をかかえ始めた。
ンネルトランジスタにおいて特に深刻な問題であった
が、近年、pチャンネルトランジスタも微細化とともに
同様の問題をかかえ始めた。
【0004】そこで従来、nチャンネル及びpチャンネ
ルトランジスタ部は、図4(c)に示す如く、LDD構
造を有することにより、前記ホットキャリア効果を防い
でいる。すなわち、従来の方法は、図3乃至図4に示す
工程により行なわれている。
ルトランジスタ部は、図4(c)に示す如く、LDD構
造を有することにより、前記ホットキャリア効果を防い
でいる。すなわち、従来の方法は、図3乃至図4に示す
工程により行なわれている。
【0005】まず、図3(a)に示す様に、シリコン基
板201中にn型不純物領域(ウェル)202、p型不
純物領域203(ウェル)及び選択酸化法による厚い絶
縁膜204およびゲート酸化膜205を形成する。次に
図3(b)に示す様に、ゲート電極206を形成し、p
チャンネルトランジスタ形成部のみにフォトレジスト2
07によりマスクを施し、リンのインプラ技術でnチャ
ンネルトランジスタ形成部にn- 型不純物拡散層208
を形成する。次いで図3(c)に示す様にnチャンネル
トランジスタ形成部のみにフォトレジスト209により
マスクを施し、pチャンネルトランジスタ形成部にp-
型不純物拡散層210を形成する。次に図3(d)に示
す様に、全面に酸化膜211を成長する。次に、図4
(a)に示す様に、この酸化膜層211を異方性エッチ
ングすることで、側壁211を形成する。次いで、pチ
ャンネルトランジスタ形成部のみにフォトレジスト21
2によりマスクを施し、nチャンネルトランジスタ形成
部に砒素のインプラ技術でn+ 不純物拡散層213を形
成する。次に図4(b)に示す様に、今度は、nチャン
ネルトランジスタ形成部にのみフォトレジスト214に
よるマスクを施し、pチャンネルトランジスタ形成部
に、ホウ素のインプラ技術でp+ 不純物拡散層215を
形成し、最終的に、nチャンネル及びpチャンネル相方
にLDD構造を有するCMOSトランジスタが得られ
る。
板201中にn型不純物領域(ウェル)202、p型不
純物領域203(ウェル)及び選択酸化法による厚い絶
縁膜204およびゲート酸化膜205を形成する。次に
図3(b)に示す様に、ゲート電極206を形成し、p
チャンネルトランジスタ形成部のみにフォトレジスト2
07によりマスクを施し、リンのインプラ技術でnチャ
ンネルトランジスタ形成部にn- 型不純物拡散層208
を形成する。次いで図3(c)に示す様にnチャンネル
トランジスタ形成部のみにフォトレジスト209により
マスクを施し、pチャンネルトランジスタ形成部にp-
型不純物拡散層210を形成する。次に図3(d)に示
す様に、全面に酸化膜211を成長する。次に、図4
(a)に示す様に、この酸化膜層211を異方性エッチ
ングすることで、側壁211を形成する。次いで、pチ
ャンネルトランジスタ形成部のみにフォトレジスト21
2によりマスクを施し、nチャンネルトランジスタ形成
部に砒素のインプラ技術でn+ 不純物拡散層213を形
成する。次に図4(b)に示す様に、今度は、nチャン
ネルトランジスタ形成部にのみフォトレジスト214に
よるマスクを施し、pチャンネルトランジスタ形成部
に、ホウ素のインプラ技術でp+ 不純物拡散層215を
形成し、最終的に、nチャンネル及びpチャンネル相方
にLDD構造を有するCMOSトランジスタが得られ
る。
【0006】
【発明が解決しようとする課題】上述した従来の方法
で、nチャンネル及びpチャンネルトランジスタ相方に
LDD構造を形成する場合、LDD構造形成のためにフ
ォトリソグラフィ工程が2度余分に必要となり、半導体
装置の製造工程長期化及びコスト高の原因となってしま
う。
で、nチャンネル及びpチャンネルトランジスタ相方に
LDD構造を形成する場合、LDD構造形成のためにフ
ォトリソグラフィ工程が2度余分に必要となり、半導体
装置の製造工程長期化及びコスト高の原因となってしま
う。
【0007】
【課題を解決するための手段】本発明のCMOS型半導
体装置の製造方法は、一導電型の半導体基板にn型ウェ
ル及びp型ウェルを形成する工程と、前記ウェルが形成
された半導体基板に、素子分離のための絶縁膜を形成す
る工程と、前記n型ウェル及びp型ウェル上にゲート絶
縁膜を介してゲート電極を形成する工程と、前記ゲート
電極をマスクとし、nチャンネル及びpチャンネルトラ
ンジスタのソース・ドレイン領域に、n型不純物を導入
して、n- 型拡散層を形成する工程と、前記pチャンネ
ルトランジスタのソース・ドレインに相当する領域にの
み、p型不純物を導入して、p-型拡散層を形成する工
程と、前記ゲート電極の側面にサイドウォールを形成し
た後、ゲート電極及びサイドウォールをマスクとして、
前記nチャンネル及びpチャンネルトランジスタのソー
ス・ドレイン領域にn型不純物を導入して、n+ 型拡散
層を形成する工程と、前記pチャンネルトランジスタの
ソース・ドレインに相当する領域のみにp型不純物を導
入して、p+ 型拡散層を形成する工程とを含んで構成さ
れる。
体装置の製造方法は、一導電型の半導体基板にn型ウェ
ル及びp型ウェルを形成する工程と、前記ウェルが形成
された半導体基板に、素子分離のための絶縁膜を形成す
る工程と、前記n型ウェル及びp型ウェル上にゲート絶
縁膜を介してゲート電極を形成する工程と、前記ゲート
電極をマスクとし、nチャンネル及びpチャンネルトラ
ンジスタのソース・ドレイン領域に、n型不純物を導入
して、n- 型拡散層を形成する工程と、前記pチャンネ
ルトランジスタのソース・ドレインに相当する領域にの
み、p型不純物を導入して、p-型拡散層を形成する工
程と、前記ゲート電極の側面にサイドウォールを形成し
た後、ゲート電極及びサイドウォールをマスクとして、
前記nチャンネル及びpチャンネルトランジスタのソー
ス・ドレイン領域にn型不純物を導入して、n+ 型拡散
層を形成する工程と、前記pチャンネルトランジスタの
ソース・ドレインに相当する領域のみにp型不純物を導
入して、p+ 型拡散層を形成する工程とを含んで構成さ
れる。
【0008】
【実施例】次に、本発明について図面を参照して説明す
る。図1および図2は、本発明の一実施例を説明するた
めに工程順に示した半導体素子の断面図である。
る。図1および図2は、本発明の一実施例を説明するた
めに工程順に示した半導体素子の断面図である。
【0009】まず、図1(a)に示す如く、半導体基板
例えば、シリコン基板101中に、基板101より高い
不純物濃度をもつn型ウェル領域102およびp型ウェ
ル領域103を選択的に形成した後、選択酸化法等によ
り素子分離に相当する厚い絶縁酸化膜(フィールド酸化
膜)104を形成する。ついで薄いゲート酸化膜105
を形成する。
例えば、シリコン基板101中に、基板101より高い
不純物濃度をもつn型ウェル領域102およびp型ウェ
ル領域103を選択的に形成した後、選択酸化法等によ
り素子分離に相当する厚い絶縁酸化膜(フィールド酸化
膜)104を形成する。ついで薄いゲート酸化膜105
を形成する。
【0010】次に図1(b)に示す如く、多結晶シリコ
ンを被着しパターンニングすることでゲート電極106
を形成し、このゲート電極106及びフィールド酸化膜
104をマスクとして、例えばイオン注入技術でリン等
のn型不純物を中濃度添加し、nチャンネルトランジス
タのソース・ドレインの一部107(n- 不純物拡散
層)を形成する。この時、pチャンネルトランジスタ形
成部にもn- 不純物拡散層107が形成される。
ンを被着しパターンニングすることでゲート電極106
を形成し、このゲート電極106及びフィールド酸化膜
104をマスクとして、例えばイオン注入技術でリン等
のn型不純物を中濃度添加し、nチャンネルトランジス
タのソース・ドレインの一部107(n- 不純物拡散
層)を形成する。この時、pチャンネルトランジスタ形
成部にもn- 不純物拡散層107が形成される。
【0011】次に図1(c)に示す如く、nチャンネル
トランジスタ形成部のみにフォトレジストによるマスク
108を施し、例えば、イオン注入技術でホウ素等のp
型不純物を前記n- 不純物拡散層107を完全に覆う
様、中濃度添加する。この時、n- 不純物拡散層107
を例えばリンを5×1013cm-2,40kevで添加し
形成した場合、例えばホウ素を二フッ化ホウ素(B
F2 )を用いて、1×1014cm-2,70kevで中濃
度添加することでpチャンネルトランジスタのLDD構
造に於けるp- 拡散層109として十分である。
トランジスタ形成部のみにフォトレジストによるマスク
108を施し、例えば、イオン注入技術でホウ素等のp
型不純物を前記n- 不純物拡散層107を完全に覆う
様、中濃度添加する。この時、n- 不純物拡散層107
を例えばリンを5×1013cm-2,40kevで添加し
形成した場合、例えばホウ素を二フッ化ホウ素(B
F2 )を用いて、1×1014cm-2,70kevで中濃
度添加することでpチャンネルトランジスタのLDD構
造に於けるp- 拡散層109として十分である。
【0012】次に、図1(d)に示す如く、全面に酸化
膜層110を例えば、CVD法により200nm(ナノ
メータ)程度形成する。
膜層110を例えば、CVD法により200nm(ナノ
メータ)程度形成する。
【0013】その後、図2(a)に示す如く、異方性の
良いドライエッチング等により、酸化膜層110をエッ
チングし、酸化膜側壁110を形成する。次にゲート電
極106,側壁110及びフィールド酸化膜104をマ
スクとして、イオン注入技術で例えばヒ素等のn型不純
物を高濃度添加し、nチャンネルトランジスタのソース
・ドレイン112(n+ 不純物拡散層)を形成する。こ
の時、pチャンネルトランジスタ形成部にもn+ 不純物
拡散層112が形成される。
良いドライエッチング等により、酸化膜層110をエッ
チングし、酸化膜側壁110を形成する。次にゲート電
極106,側壁110及びフィールド酸化膜104をマ
スクとして、イオン注入技術で例えばヒ素等のn型不純
物を高濃度添加し、nチャンネルトランジスタのソース
・ドレイン112(n+ 不純物拡散層)を形成する。こ
の時、pチャンネルトランジスタ形成部にもn+ 不純物
拡散層112が形成される。
【0014】次に図2(b)に示す如く、nチャンネル
トランジスタ形成部のみに、フォトレジストによるマス
ク113を施し、例えばホウ素等のp型不純物を前記n
+ 不純物拡散層112を完全に覆う様、高濃度添加す
る。この時、n+ 不純物拡散層112を例えばヒ素を5
×1015cm-2,70kevで添加し、形成した場合、
例えばホウ素を用いて1×1016,30kevで高濃度
添加することで、pチャンネルトランジスタのp+ 不純
物拡散層して十分である。
トランジスタ形成部のみに、フォトレジストによるマス
ク113を施し、例えばホウ素等のp型不純物を前記n
+ 不純物拡散層112を完全に覆う様、高濃度添加す
る。この時、n+ 不純物拡散層112を例えばヒ素を5
×1015cm-2,70kevで添加し、形成した場合、
例えばホウ素を用いて1×1016,30kevで高濃度
添加することで、pチャンネルトランジスタのp+ 不純
物拡散層して十分である。
【0015】以上の方法によりnチャンネル及びpチャ
ンネルの双方のトランジスタにLDD構造を有する図2
(c)に示す様な、CMOSトランジスタが得られる。
ンネルの双方のトランジスタにLDD構造を有する図2
(c)に示す様な、CMOSトランジスタが得られる。
【0016】なお、前述した本発明の一実施例に於い
て、ゲート電極に用いた多結晶シリコンは、例えばモリ
ブデン等の金属でもよい。また各不純物添加の際に用い
たマスクは、フォトレジストに限らずアルミニウム等の
金属及び絶縁膜を用いてもかまわない。さらに、前記実
施例に於いて、側壁形成に用いた酸化膜は、他の絶縁
膜、例えば窒化膜を用いてもよい。
て、ゲート電極に用いた多結晶シリコンは、例えばモリ
ブデン等の金属でもよい。また各不純物添加の際に用い
たマスクは、フォトレジストに限らずアルミニウム等の
金属及び絶縁膜を用いてもかまわない。さらに、前記実
施例に於いて、側壁形成に用いた酸化膜は、他の絶縁
膜、例えば窒化膜を用いてもよい。
【0017】
【発明の効果】以上説明した様に、本発明によるCMO
Sトランジスタはnチャンネル及びpチャンネル両トラ
ンジスタがLDD構造を有するため、ホットキャリア効
果に対し、耐性向上が得られ、また本発明の製造方法に
よれば、nチャンネル及びpチャンネル両トランジスタ
が共にLDD構造を有しているにもかかわらず、フォト
リソグラフィ工程が、従来のLDD構造を有さないCM
OSトランジスタの場合と同回数であるという大きな利
点がある。
Sトランジスタはnチャンネル及びpチャンネル両トラ
ンジスタがLDD構造を有するため、ホットキャリア効
果に対し、耐性向上が得られ、また本発明の製造方法に
よれば、nチャンネル及びpチャンネル両トランジスタ
が共にLDD構造を有しているにもかかわらず、フォト
リソグラフィ工程が、従来のLDD構造を有さないCM
OSトランジスタの場合と同回数であるという大きな利
点がある。
【図1】本発明の一実施例の製造方法を工程順に示した
半導体素子の断面図。
半導体素子の断面図。
【図2】本発明の一実施例の製造方法を工程順に示した
半導体素子の断面図。
半導体素子の断面図。
【図3】従来技術の製造方法を工程順に示した半導体素
子の断面図。
子の断面図。
【図4】従来技術の製造方法を工程順に示した半導体素
子の断面図。
子の断面図。
101,201 シリコン基板 102,202 n型ウェル 103,203 p型ウェル 104,204 フィールド酸化膜 105,205 ゲート酸化膜 106,206 ゲート電極 107,208 n- 不純物拡散層 108,113,207,209,212,214
フォトレジスト 109,210 p- 不純物拡散層 110,111,211 酸化膜 112,213 n+ 不純物拡散層 114,215 p+ 不純物拡散層
フォトレジスト 109,210 p- 不純物拡散層 110,111,211 酸化膜 112,213 n+ 不純物拡散層 114,215 p+ 不純物拡散層
Claims (1)
- 【請求項1】 p型又はn型半導体基板にn型ウェル及
びp型ウェルを形成する工程と、前記両ウェルが形成さ
れた半導体基板に、素子分離のための絶縁膜を形成する
工程と、前記n型ウェル及びp型ウェル上にゲート絶縁
膜を介してゲート電極を形成する工程と、前記ゲート電
極をマスクとし、nチャンネル及びpチャンネルトラン
ジスタのソース・ドレイン領域にn型不純物を導入して
n- 型拡散層を形成する工程と、前記pチャンネルトラ
ンジスタのソース・ドレインに相当する領域のみにp型
不純物を導入して、p- 型拡散層を形成する工程と、前
記ゲート電極の側面にサイドウォールを形成した後、ゲ
ート電極及びサイドウォールをマスクとして、前記nチ
ャンネル及びpチャンネルトランジスタのソース・ドレ
イン領域にn型不純物を導入して、n+ 型拡散層を形成
する工程と、前記pチャンネルトランジスタのソース・
ドレインに相当する領域のみにp型不純物を導入して、
p+ 型拡散層を形成する工程とを含むことを特徴とする
CMOS型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4045117A JPH05251650A (ja) | 1992-03-03 | 1992-03-03 | Cmos型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4045117A JPH05251650A (ja) | 1992-03-03 | 1992-03-03 | Cmos型半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05251650A true JPH05251650A (ja) | 1993-09-28 |
Family
ID=12710329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4045117A Pending JPH05251650A (ja) | 1992-03-03 | 1992-03-03 | Cmos型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05251650A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100376182B1 (ko) * | 1996-07-31 | 2003-07-18 | 샤프 가부시키가이샤 | 절연게이트형전계효과트랜지스터및그의제조방법 |
-
1992
- 1992-03-03 JP JP4045117A patent/JPH05251650A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100376182B1 (ko) * | 1996-07-31 | 2003-07-18 | 샤프 가부시키가이샤 | 절연게이트형전계효과트랜지스터및그의제조방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
US6514810B1 (en) | Buried channel PMOS transistor in dual gate CMOS with reduced masking steps | |
US7563663B2 (en) | Method of manufacturing semiconductor device with offset sidewall structure | |
US7935993B2 (en) | Semiconductor device structure having enhanced performance FET device | |
EP0166167B1 (en) | A process for manufacturing a semiconductor device comprising p-channel and n-channel misfets | |
JP2003188276A (ja) | 半導体素子のcmos及びその製造方法 | |
US20060134874A1 (en) | Manufacture method of MOS semiconductor device having extension and pocket | |
JP2001156290A (ja) | 半導体装置 | |
US6586296B1 (en) | Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks | |
US5970331A (en) | Method of making a plug transistor | |
EP0583008B1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
JP3114654B2 (ja) | 半導体装置の製造方法 | |
JP2730535B2 (ja) | 半導体装置の製造方法 | |
JP3430102B2 (ja) | 半導体装置の製造方法 | |
JPH01283956A (ja) | 半導体装置およびその製造方法 | |
JPH05110003A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH08293557A (ja) | 半導体装置及びその製造方法 | |
JP2897555B2 (ja) | 半導体装置の製造方法 | |
US6479338B2 (en) | CMOS device and method of manufacturing the same | |
JPH05251650A (ja) | Cmos型半導体装置の製造方法 | |
JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
JP2919690B2 (ja) | 半導体装置の製造方法 | |
KR100610460B1 (ko) | 시모스(cmos) 트랜지스터 및 그 제조 방법 | |
JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
JPH10275864A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980908 |