JPH05251650A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH05251650A JPH05251650A JP4045117A JP4511792A JPH05251650A JP H05251650 A JPH05251650 A JP H05251650A JP 4045117 A JP4045117 A JP 4045117A JP 4511792 A JP4511792 A JP 4511792A JP H05251650 A JPH05251650 A JP H05251650A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type
- channel
- forming
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＣＭＯＳトランジスタに於いて、ｎチャンネル
及びｐチャンネルトランジスタ双方にＬＤＤ構造を形成
する場合、ＬＤＤ構造形成のためにフォトリソグラフィ
工程を簡素化する。 【構成】ｐチャンネルトランジスタのＬＤＤ構造に於い
て、ｐ- 拡散層領域中に予めｎ- 拡散層を形成し、また
ｐ+ 拡散層領域中にも予めｎ+ 拡散層を形成すること
で、ＬＤＤ構造形成に伴うフォトリソグラフィ工程の増
加を回避している。なお前記ｐ- 及びｐ+ 拡散層領域中
に含まれるｎ- 及びｎ+ 拡散層は、濃度を調整すること
により、ｐチャンネルトランジスタの特性に影響を及ぼ
さない様にするものである。
及びｐチャンネルトランジスタ双方にＬＤＤ構造を形成
する場合、ＬＤＤ構造形成のためにフォトリソグラフィ
工程を簡素化する。 【構成】ｐチャンネルトランジスタのＬＤＤ構造に於い
て、ｐ- 拡散層領域中に予めｎ- 拡散層を形成し、また
ｐ+ 拡散層領域中にも予めｎ+ 拡散層を形成すること
で、ＬＤＤ構造形成に伴うフォトリソグラフィ工程の増
加を回避している。なお前記ｐ- 及びｐ+ 拡散層領域中
に含まれるｎ- 及びｎ+ 拡散層は、濃度を調整すること
により、ｐチャンネルトランジスタの特性に影響を及ぼ
さない様にするものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ型半導体装置
の製造方法に係わり、特にＣＭＯＳ型半導体装置の微細
化とそれに伴うホットキャリア効果の低減を可能とし、
集積回路の高性能化を図ることができるＣＭＯＳ型半導
体装置の製造方法に関する。
の製造方法に係わり、特にＣＭＯＳ型半導体装置の微細
化とそれに伴うホットキャリア効果の低減を可能とし、
集積回路の高性能化を図ることができるＣＭＯＳ型半導
体装置の製造方法に関する。
【０００２】
【従来の技術】ｎチャンネル及びｐチャンネルＭＯＳト
ランジスタを組み合わせたＣＭＯＳトランジスタに於い
て、高集積化を図るためには、各ＭＯＳトランジスタの
チャンネル長を短くすることが重要である。しかしなが
ら、この短チャンネル化が進むとホットキャリア効果に
より、トランジスタとしての動作が著しく損われる。
ランジスタを組み合わせたＣＭＯＳトランジスタに於い
て、高集積化を図るためには、各ＭＯＳトランジスタの
チャンネル長を短くすることが重要である。しかしなが
ら、この短チャンネル化が進むとホットキャリア効果に
より、トランジスタとしての動作が著しく損われる。
【０００３】本来、上記ホットキャリア効果は、ｎチャ
ンネルトランジスタにおいて特に深刻な問題であった
が、近年、ｐチャンネルトランジスタも微細化とともに
同様の問題をかかえ始めた。
ンネルトランジスタにおいて特に深刻な問題であった
が、近年、ｐチャンネルトランジスタも微細化とともに
同様の問題をかかえ始めた。
【０００４】そこで従来、ｎチャンネル及びｐチャンネ
ルトランジスタ部は、図４（ｃ）に示す如く、ＬＤＤ構
造を有することにより、前記ホットキャリア効果を防い
でいる。すなわち、従来の方法は、図３乃至図４に示す
工程により行なわれている。
ルトランジスタ部は、図４（ｃ）に示す如く、ＬＤＤ構
造を有することにより、前記ホットキャリア効果を防い
でいる。すなわち、従来の方法は、図３乃至図４に示す
工程により行なわれている。
【０００５】まず、図３（ａ）に示す様に、シリコン基
板２０１中にｎ型不純物領域（ウェル）２０２、ｐ型不
純物領域２０３（ウェル）及び選択酸化法による厚い絶
縁膜２０４およびゲート酸化膜２０５を形成する。次に
図３（ｂ）に示す様に、ゲート電極２０６を形成し、ｐ
チャンネルトランジスタ形成部のみにフォトレジスト２
０７によりマスクを施し、リンのインプラ技術でｎチャ
ンネルトランジスタ形成部にｎ- 型不純物拡散層２０８
を形成する。次いで図３（ｃ）に示す様にｎチャンネル
トランジスタ形成部のみにフォトレジスト２０９により
マスクを施し、ｐチャンネルトランジスタ形成部にｐ-
型不純物拡散層２１０を形成する。次に図３（ｄ）に示
す様に、全面に酸化膜２１１を成長する。次に、図４
（ａ）に示す様に、この酸化膜層２１１を異方性エッチ
ングすることで、側壁２１１を形成する。次いで、ｐチ
ャンネルトランジスタ形成部のみにフォトレジスト２１
２によりマスクを施し、ｎチャンネルトランジスタ形成
部に砒素のインプラ技術でｎ+ 不純物拡散層２１３を形
成する。次に図４（ｂ）に示す様に、今度は、ｎチャン
ネルトランジスタ形成部にのみフォトレジスト２１４に
よるマスクを施し、ｐチャンネルトランジスタ形成部
に、ホウ素のインプラ技術でｐ+ 不純物拡散層２１５を
形成し、最終的に、ｎチャンネル及びｐチャンネル相方
にＬＤＤ構造を有するＣＭＯＳトランジスタが得られ
る。
板２０１中にｎ型不純物領域（ウェル）２０２、ｐ型不
純物領域２０３（ウェル）及び選択酸化法による厚い絶
縁膜２０４およびゲート酸化膜２０５を形成する。次に
図３（ｂ）に示す様に、ゲート電極２０６を形成し、ｐ
チャンネルトランジスタ形成部のみにフォトレジスト２
０７によりマスクを施し、リンのインプラ技術でｎチャ
ンネルトランジスタ形成部にｎ- 型不純物拡散層２０８
を形成する。次いで図３（ｃ）に示す様にｎチャンネル
トランジスタ形成部のみにフォトレジスト２０９により
マスクを施し、ｐチャンネルトランジスタ形成部にｐ-
型不純物拡散層２１０を形成する。次に図３（ｄ）に示
す様に、全面に酸化膜２１１を成長する。次に、図４
（ａ）に示す様に、この酸化膜層２１１を異方性エッチ
ングすることで、側壁２１１を形成する。次いで、ｐチ
ャンネルトランジスタ形成部のみにフォトレジスト２１
２によりマスクを施し、ｎチャンネルトランジスタ形成
部に砒素のインプラ技術でｎ+ 不純物拡散層２１３を形
成する。次に図４（ｂ）に示す様に、今度は、ｎチャン
ネルトランジスタ形成部にのみフォトレジスト２１４に
よるマスクを施し、ｐチャンネルトランジスタ形成部
に、ホウ素のインプラ技術でｐ+ 不純物拡散層２１５を
形成し、最終的に、ｎチャンネル及びｐチャンネル相方
にＬＤＤ構造を有するＣＭＯＳトランジスタが得られ
る。
【０００６】
【発明が解決しようとする課題】上述した従来の方法
で、ｎチャンネル及びｐチャンネルトランジスタ相方に
ＬＤＤ構造を形成する場合、ＬＤＤ構造形成のためにフ
ォトリソグラフィ工程が２度余分に必要となり、半導体
装置の製造工程長期化及びコスト高の原因となってしま
う。
で、ｎチャンネル及びｐチャンネルトランジスタ相方に
ＬＤＤ構造を形成する場合、ＬＤＤ構造形成のためにフ
ォトリソグラフィ工程が２度余分に必要となり、半導体
装置の製造工程長期化及びコスト高の原因となってしま
う。
【０００７】
【課題を解決するための手段】本発明のＣＭＯＳ型半導
体装置の製造方法は、一導電型の半導体基板にｎ型ウェ
ル及びｐ型ウェルを形成する工程と、前記ウェルが形成
された半導体基板に、素子分離のための絶縁膜を形成す
る工程と、前記ｎ型ウェル及びｐ型ウェル上にゲート絶
縁膜を介してゲート電極を形成する工程と、前記ゲート
電極をマスクとし、ｎチャンネル及びｐチャンネルトラ
ンジスタのソース・ドレイン領域に、ｎ型不純物を導入
して、ｎ- 型拡散層を形成する工程と、前記ｐチャンネ
ルトランジスタのソース・ドレインに相当する領域にの
み、ｐ型不純物を導入して、ｐ-型拡散層を形成する工
程と、前記ゲート電極の側面にサイドウォールを形成し
た後、ゲート電極及びサイドウォールをマスクとして、
前記ｎチャンネル及びｐチャンネルトランジスタのソー
ス・ドレイン領域にｎ型不純物を導入して、ｎ+ 型拡散
層を形成する工程と、前記ｐチャンネルトランジスタの
ソース・ドレインに相当する領域のみにｐ型不純物を導
入して、ｐ+ 型拡散層を形成する工程とを含んで構成さ
れる。
体装置の製造方法は、一導電型の半導体基板にｎ型ウェ
ル及びｐ型ウェルを形成する工程と、前記ウェルが形成
された半導体基板に、素子分離のための絶縁膜を形成す
る工程と、前記ｎ型ウェル及びｐ型ウェル上にゲート絶
縁膜を介してゲート電極を形成する工程と、前記ゲート
電極をマスクとし、ｎチャンネル及びｐチャンネルトラ
ンジスタのソース・ドレイン領域に、ｎ型不純物を導入
して、ｎ- 型拡散層を形成する工程と、前記ｐチャンネ
ルトランジスタのソース・ドレインに相当する領域にの
み、ｐ型不純物を導入して、ｐ-型拡散層を形成する工
程と、前記ゲート電極の側面にサイドウォールを形成し
た後、ゲート電極及びサイドウォールをマスクとして、
前記ｎチャンネル及びｐチャンネルトランジスタのソー
ス・ドレイン領域にｎ型不純物を導入して、ｎ+ 型拡散
層を形成する工程と、前記ｐチャンネルトランジスタの
ソース・ドレインに相当する領域のみにｐ型不純物を導
入して、ｐ+ 型拡散層を形成する工程とを含んで構成さ
れる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１および図２は、本発明の一実施例を説明するた
めに工程順に示した半導体素子の断面図である。
る。図１および図２は、本発明の一実施例を説明するた
めに工程順に示した半導体素子の断面図である。
【０００９】まず、図１（ａ）に示す如く、半導体基板
例えば、シリコン基板１０１中に、基板１０１より高い
不純物濃度をもつｎ型ウェル領域１０２およびｐ型ウェ
ル領域１０３を選択的に形成した後、選択酸化法等によ
り素子分離に相当する厚い絶縁酸化膜（フィールド酸化
膜）１０４を形成する。ついで薄いゲート酸化膜１０５
を形成する。
例えば、シリコン基板１０１中に、基板１０１より高い
不純物濃度をもつｎ型ウェル領域１０２およびｐ型ウェ
ル領域１０３を選択的に形成した後、選択酸化法等によ
り素子分離に相当する厚い絶縁酸化膜（フィールド酸化
膜）１０４を形成する。ついで薄いゲート酸化膜１０５
を形成する。
【００１０】次に図１（ｂ）に示す如く、多結晶シリコ
ンを被着しパターンニングすることでゲート電極１０６
を形成し、このゲート電極１０６及びフィールド酸化膜
１０４をマスクとして、例えばイオン注入技術でリン等
のｎ型不純物を中濃度添加し、ｎチャンネルトランジス
タのソース・ドレインの一部１０７（ｎ- 不純物拡散
層）を形成する。この時、ｐチャンネルトランジスタ形
成部にもｎ- 不純物拡散層１０７が形成される。
ンを被着しパターンニングすることでゲート電極１０６
を形成し、このゲート電極１０６及びフィールド酸化膜
１０４をマスクとして、例えばイオン注入技術でリン等
のｎ型不純物を中濃度添加し、ｎチャンネルトランジス
タのソース・ドレインの一部１０７（ｎ- 不純物拡散
層）を形成する。この時、ｐチャンネルトランジスタ形
成部にもｎ- 不純物拡散層１０７が形成される。
【００１１】次に図１（ｃ）に示す如く、ｎチャンネル
トランジスタ形成部のみにフォトレジストによるマスク
１０８を施し、例えば、イオン注入技術でホウ素等のｐ
型不純物を前記ｎ- 不純物拡散層１０７を完全に覆う
様、中濃度添加する。この時、ｎ- 不純物拡散層１０７
を例えばリンを５×１０13ｃｍ-2，４０ｋｅｖで添加し
形成した場合、例えばホウ素を二フッ化ホウ素（Ｂ
Ｆ2 ）を用いて、１×１０14ｃｍ-2，７０ｋｅｖで中濃
度添加することでｐチャンネルトランジスタのＬＤＤ構
造に於けるｐ- 拡散層１０９として十分である。
トランジスタ形成部のみにフォトレジストによるマスク
１０８を施し、例えば、イオン注入技術でホウ素等のｐ
型不純物を前記ｎ- 不純物拡散層１０７を完全に覆う
様、中濃度添加する。この時、ｎ- 不純物拡散層１０７
を例えばリンを５×１０13ｃｍ-2，４０ｋｅｖで添加し
形成した場合、例えばホウ素を二フッ化ホウ素（Ｂ
Ｆ2 ）を用いて、１×１０14ｃｍ-2，７０ｋｅｖで中濃
度添加することでｐチャンネルトランジスタのＬＤＤ構
造に於けるｐ- 拡散層１０９として十分である。
【００１２】次に、図１（ｄ）に示す如く、全面に酸化
膜層１１０を例えば、ＣＶＤ法により２００ｎｍ（ナノ
メータ）程度形成する。
膜層１１０を例えば、ＣＶＤ法により２００ｎｍ（ナノ
メータ）程度形成する。
【００１３】その後、図２（ａ）に示す如く、異方性の
良いドライエッチング等により、酸化膜層１１０をエッ
チングし、酸化膜側壁１１０を形成する。次にゲート電
極１０６，側壁１１０及びフィールド酸化膜１０４をマ
スクとして、イオン注入技術で例えばヒ素等のｎ型不純
物を高濃度添加し、ｎチャンネルトランジスタのソース
・ドレイン１１２（ｎ+ 不純物拡散層）を形成する。こ
の時、ｐチャンネルトランジスタ形成部にもｎ+ 不純物
拡散層１１２が形成される。
良いドライエッチング等により、酸化膜層１１０をエッ
チングし、酸化膜側壁１１０を形成する。次にゲート電
極１０６，側壁１１０及びフィールド酸化膜１０４をマ
スクとして、イオン注入技術で例えばヒ素等のｎ型不純
物を高濃度添加し、ｎチャンネルトランジスタのソース
・ドレイン１１２（ｎ+ 不純物拡散層）を形成する。こ
の時、ｐチャンネルトランジスタ形成部にもｎ+ 不純物
拡散層１１２が形成される。
【００１４】次に図２（ｂ）に示す如く、ｎチャンネル
トランジスタ形成部のみに、フォトレジストによるマス
ク１１３を施し、例えばホウ素等のｐ型不純物を前記ｎ
+ 不純物拡散層１１２を完全に覆う様、高濃度添加す
る。この時、ｎ+ 不純物拡散層１１２を例えばヒ素を５
×１０15ｃｍ-2，７０ｋｅｖで添加し、形成した場合、
例えばホウ素を用いて１×１０16，３０ｋｅｖで高濃度
添加することで、ｐチャンネルトランジスタのｐ+ 不純
物拡散層して十分である。
トランジスタ形成部のみに、フォトレジストによるマス
ク１１３を施し、例えばホウ素等のｐ型不純物を前記ｎ
+ 不純物拡散層１１２を完全に覆う様、高濃度添加す
る。この時、ｎ+ 不純物拡散層１１２を例えばヒ素を５
×１０15ｃｍ-2，７０ｋｅｖで添加し、形成した場合、
例えばホウ素を用いて１×１０16，３０ｋｅｖで高濃度
添加することで、ｐチャンネルトランジスタのｐ+ 不純
物拡散層して十分である。
【００１５】以上の方法によりｎチャンネル及びｐチャ
ンネルの双方のトランジスタにＬＤＤ構造を有する図２
（ｃ）に示す様な、ＣＭＯＳトランジスタが得られる。
ンネルの双方のトランジスタにＬＤＤ構造を有する図２
（ｃ）に示す様な、ＣＭＯＳトランジスタが得られる。
【００１６】なお、前述した本発明の一実施例に於い
て、ゲート電極に用いた多結晶シリコンは、例えばモリ
ブデン等の金属でもよい。また各不純物添加の際に用い
たマスクは、フォトレジストに限らずアルミニウム等の
金属及び絶縁膜を用いてもかまわない。さらに、前記実
施例に於いて、側壁形成に用いた酸化膜は、他の絶縁
膜、例えば窒化膜を用いてもよい。
て、ゲート電極に用いた多結晶シリコンは、例えばモリ
ブデン等の金属でもよい。また各不純物添加の際に用い
たマスクは、フォトレジストに限らずアルミニウム等の
金属及び絶縁膜を用いてもかまわない。さらに、前記実
施例に於いて、側壁形成に用いた酸化膜は、他の絶縁
膜、例えば窒化膜を用いてもよい。
【００１７】
【発明の効果】以上説明した様に、本発明によるＣＭＯ
Ｓトランジスタはｎチャンネル及びｐチャンネル両トラ
ンジスタがＬＤＤ構造を有するため、ホットキャリア効
果に対し、耐性向上が得られ、また本発明の製造方法に
よれば、ｎチャンネル及びｐチャンネル両トランジスタ
が共にＬＤＤ構造を有しているにもかかわらず、フォト
リソグラフィ工程が、従来のＬＤＤ構造を有さないＣＭ
ＯＳトランジスタの場合と同回数であるという大きな利
点がある。
Ｓトランジスタはｎチャンネル及びｐチャンネル両トラ
ンジスタがＬＤＤ構造を有するため、ホットキャリア効
果に対し、耐性向上が得られ、また本発明の製造方法に
よれば、ｎチャンネル及びｐチャンネル両トランジスタ
が共にＬＤＤ構造を有しているにもかかわらず、フォト
リソグラフィ工程が、従来のＬＤＤ構造を有さないＣＭ
ＯＳトランジスタの場合と同回数であるという大きな利
点がある。
【図１】本発明の一実施例の製造方法を工程順に示した
半導体素子の断面図。
半導体素子の断面図。
【図２】本発明の一実施例の製造方法を工程順に示した
半導体素子の断面図。
半導体素子の断面図。
【図３】従来技術の製造方法を工程順に示した半導体素
子の断面図。
子の断面図。
【図４】従来技術の製造方法を工程順に示した半導体素
子の断面図。
子の断面図。
１０１，２０１ シリコン基板 １０２，２０２ ｎ型ウェル １０３，２０３ ｐ型ウェル １０４，２０４ フィールド酸化膜 １０５，２０５ ゲート酸化膜 １０６，２０６ ゲート電極 １０７，２０８ ｎ- 不純物拡散層 １０８，１１３，２０７，２０９，２１２，２１４
フォトレジスト １０９，２１０ ｐ- 不純物拡散層 １１０，１１１，２１１ 酸化膜 １１２，２１３ ｎ+ 不純物拡散層 １１４，２１５ ｐ+ 不純物拡散層
フォトレジスト １０９，２１０ ｐ- 不純物拡散層 １１０，１１１，２１１ 酸化膜 １１２，２１３ ｎ+ 不純物拡散層 １１４，２１５ ｐ+ 不純物拡散層
Claims (1)
- 【請求項１】 ｐ型又はｎ型半導体基板にｎ型ウェル及
びｐ型ウェルを形成する工程と、前記両ウェルが形成さ
れた半導体基板に、素子分離のための絶縁膜を形成する
工程と、前記ｎ型ウェル及びｐ型ウェル上にゲート絶縁
膜を介してゲート電極を形成する工程と、前記ゲート電
極をマスクとし、ｎチャンネル及びｐチャンネルトラン
ジスタのソース・ドレイン領域にｎ型不純物を導入して
ｎ- 型拡散層を形成する工程と、前記ｐチャンネルトラ
ンジスタのソース・ドレインに相当する領域のみにｐ型
不純物を導入して、ｐ- 型拡散層を形成する工程と、前
記ゲート電極の側面にサイドウォールを形成した後、ゲ
ート電極及びサイドウォールをマスクとして、前記ｎチ
ャンネル及びｐチャンネルトランジスタのソース・ドレ
イン領域にｎ型不純物を導入して、ｎ+ 型拡散層を形成
する工程と、前記ｐチャンネルトランジスタのソース・
ドレインに相当する領域のみにｐ型不純物を導入して、
ｐ+ 型拡散層を形成する工程とを含むことを特徴とする
ＣＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045117A JPH05251650A (ja) | 1992-03-03 | 1992-03-03 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045117A JPH05251650A (ja) | 1992-03-03 | 1992-03-03 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251650A true JPH05251650A (ja) | 1993-09-28 |
Family
ID=12710329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045117A Pending JPH05251650A (ja) | 1992-03-03 | 1992-03-03 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376182B1 (ko) * | 1996-07-31 | 2003-07-18 | 샤프 가부시키가이샤 | 절연게이트형전계효과트랜지스터및그의제조방법 |
-
1992
- 1992-03-03 JP JP4045117A patent/JPH05251650A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376182B1 (ko) * | 1996-07-31 | 2003-07-18 | 샤프 가부시키가이샤 | 절연게이트형전계효과트랜지스터및그의제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
| US6514810B1 (en) | Buried channel PMOS transistor in dual gate CMOS with reduced masking steps | |
| US7563663B2 (en) | Method of manufacturing semiconductor device with offset sidewall structure | |
| US7935993B2 (en) | Semiconductor device structure having enhanced performance FET device | |
| EP0166167B1 (en) | A process for manufacturing a semiconductor device comprising p-channel and n-channel misfets | |
| JP2003188276A (ja) | 半導体素子のｃｍｏｓ及びその製造方法 | |
| US20060134874A1 (en) | Manufacture method of MOS semiconductor device having extension and pocket | |
| JP2001156290A (ja) | 半導体装置 | |
| US6586296B1 (en) | Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks | |
| US5970331A (en) | Method of making a plug transistor | |
| EP0583008B1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JP3114654B2 (ja) | 半導体装置の製造方法 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JP3430102B2 (ja) | 半導体装置の製造方法 | |
| JPH01283956A (ja) | 半導体装置およびその製造方法 | |
| JPH05110003A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH08293557A (ja) | 半導体装置及びその製造方法 | |
| JP2897555B2 (ja) | 半導体装置の製造方法 | |
| US6479338B2 (en) | CMOS device and method of manufacturing the same | |
| JPH05251650A (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR100610460B1 (ko) | 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 | |
| JP2919690B2 (ja) | 半導体装置の製造方法 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH10275864A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980908 |