JP2003188276A - 半導体素子のｃｍｏｓ及びその製造方法 - Google Patents
半導体素子のｃｍｏｓ及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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Abstract
(57)【要約】
【課題】 ゲート酸化膜表面に窒化膜を形成することで
素子の特性、収率及び信頼性を向上させる半導体素子の
ＣＭＯＳ及びその製造方法を提供する。 【解決手段】 周辺回路部のｎウェル５７及びｐウェル
及びセル部のｐウェル５５が備えられる半導体基板５１
上にゲート酸化膜５９を形成するステップと、前記周辺
回路部のｎウェルとセル部のｐウェル上部のゲート酸化
膜表面を窒化させるステップと、前記ゲート酸化膜上に
ゲート電極６９を形成するステップとからなる。
素子の特性、収率及び信頼性を向上させる半導体素子の
ＣＭＯＳ及びその製造方法を提供する。 【解決手段】 周辺回路部のｎウェル５７及びｐウェル
及びセル部のｐウェル５５が備えられる半導体基板５１
上にゲート酸化膜５９を形成するステップと、前記周辺
回路部のｎウェルとセル部のｐウェル上部のゲート酸化
膜表面を窒化させるステップと、前記ゲート酸化膜上に
ゲート電極６９を形成するステップとからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のＣＭ
ＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭｅｔａｌＯｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びその製造方法
に関するものであり、特に、セル（Ｃｅｌｌ）部ＮＭＯ
Ｓと周辺回路部ＰＭＯＳのゲート酸化膜をＤＰＮ（Ｄｅ
ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｎｉｔｒｉｄａｔｉｏ
ｎ）処理してゲート酸化膜表面に窒化膜を形成すること
で素子の特性、収率及び信頼性を向上させる半導体素子
のＣＭＯＳ及びその製造方法に関する。
ＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭｅｔａｌＯｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びその製造方法
に関するものであり、特に、セル（Ｃｅｌｌ）部ＮＭＯ
Ｓと周辺回路部ＰＭＯＳのゲート酸化膜をＤＰＮ（Ｄｅ
ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｎｉｔｒｉｄａｔｉｏ
ｎ）処理してゲート酸化膜表面に窒化膜を形成すること
で素子の特性、収率及び信頼性を向上させる半導体素子
のＣＭＯＳ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＣＭＯＳは消費電力特性に優れ
るＰＭＯＳと、高速動作特性に優れるＮＭＯＳを対称に
構成したもので、集積度が低く製造工程が複雑である
が、消費電力が著しく少ないという利点がある。
るＰＭＯＳと、高速動作特性に優れるＮＭＯＳを対称に
構成したもので、集積度が低く製造工程が複雑である
が、消費電力が著しく少ないという利点がある。
【０００３】図１は、半導体メモリ素子のセル部と周辺
回路部を示した平面図である。先ず、ＣＭＯＳでセル部
１００のＮＭＯＳは素子の動作時オフ電流を減らすため
にしきい電圧を約＋１Ｖにしなければならず、周辺回路
部２００のＰＭＯＳとＮＭＯＳは動作速度を大きくする
ために各々しきい電圧が約−／＋０．５Ｖ以下にしなけ
ればならないので、個別的なマスク作業と過剰イオン注
入工程が必要でその製造工程が複雑である。
回路部を示した平面図である。先ず、ＣＭＯＳでセル部
１００のＮＭＯＳは素子の動作時オフ電流を減らすため
にしきい電圧を約＋１Ｖにしなければならず、周辺回路
部２００のＰＭＯＳとＮＭＯＳは動作速度を大きくする
ために各々しきい電圧が約−／＋０．５Ｖ以下にしなけ
ればならないので、個別的なマスク作業と過剰イオン注
入工程が必要でその製造工程が複雑である。
【０００４】また、ＣＭＯＳのゲート電極は、主に高融
点、薄膜形成の容易性、線パターン形成の容易性、酸化
雰囲気に対する安定性及び平坦化が容易である等の特性
を有する多結晶シリコン層に形成する。前記ゲート電極
は、ＮＭＯＳ及びＰＭＯＳ領域に全てｎ＋多結晶シリコ
ンを用いているが、ＰＭＯＳ領域ではカウントドーピン
グによるベリッドチャネル（Ｂｕｒｉｅｄ ｃｈａｎｎ
ｅｌ）が形成されるのでショート（ｓｈｏｒｔ）チャネ
ル効果及び漏洩電流が増大されるという問題点がある。
点、薄膜形成の容易性、線パターン形成の容易性、酸化
雰囲気に対する安定性及び平坦化が容易である等の特性
を有する多結晶シリコン層に形成する。前記ゲート電極
は、ＮＭＯＳ及びＰＭＯＳ領域に全てｎ＋多結晶シリコ
ンを用いているが、ＰＭＯＳ領域ではカウントドーピン
グによるベリッドチャネル（Ｂｕｒｉｅｄ ｃｈａｎｎ
ｅｌ）が形成されるのでショート（ｓｈｏｒｔ）チャネ
ル効果及び漏洩電流が増大されるという問題点がある。
【０００５】近年、このような問題点を解決するために
ゲート電極をＮＭＯＳ領域にはｎ＋多結晶シリコンに形
成し、ＰＭＯＳ領域にｐ＋多結晶シリコンに形成するデ
ュアルゲート電極を用いてＮＭＯＳ及びＰＭＯＳ領域の
全てに表面チャネルを形成したものが提案された。図２
乃至図６は、従来技術による半導体素子のＣＭＯＳ製造
方法を説明するための断面図であって、“Ａ”はセル部
ＮＭＯＳが形成される領域を示したものであり、“Ｂ”
は周辺回路部ＰＭＯＳが形成される領域を示したもので
あり、“Ｃ”は周辺回路部ＮＭＯＳが形成される領域を
示したものである。
ゲート電極をＮＭＯＳ領域にはｎ＋多結晶シリコンに形
成し、ＰＭＯＳ領域にｐ＋多結晶シリコンに形成するデ
ュアルゲート電極を用いてＮＭＯＳ及びＰＭＯＳ領域の
全てに表面チャネルを形成したものが提案された。図２
乃至図６は、従来技術による半導体素子のＣＭＯＳ製造
方法を説明するための断面図であって、“Ａ”はセル部
ＮＭＯＳが形成される領域を示したものであり、“Ｂ”
は周辺回路部ＰＭＯＳが形成される領域を示したもので
あり、“Ｃ”は周辺回路部ＮＭＯＳが形成される領域を
示したものである。
【０００６】図２を参照すると、半導体基板１１に活性
領域を定義する素子分離膜１３を形成する。また、イオ
ン注入マスクを用いてｐ型及びｎ型不純物を半導体基板
１１に選択的に注入しドライブイン（Ｄｒｉｖｅ−ｉ
ｎ）工程を行ってｐウェル１５とｎウェル１７を形成す
る。図３を参照すると、熱酸化工程にて半導体基板１１
上に第１酸化膜１９を成長させた後、全面にしきい電圧
調節用不純物イオンを注入する。ここで、第１酸化膜１
９はしきい電圧調節用不純物のイオン注入工程時、半導
体基板１１の表面欠陥の発生を防止する。
領域を定義する素子分離膜１３を形成する。また、イオ
ン注入マスクを用いてｐ型及びｎ型不純物を半導体基板
１１に選択的に注入しドライブイン（Ｄｒｉｖｅ−ｉ
ｎ）工程を行ってｐウェル１５とｎウェル１７を形成す
る。図３を参照すると、熱酸化工程にて半導体基板１１
上に第１酸化膜１９を成長させた後、全面にしきい電圧
調節用不純物イオンを注入する。ここで、第１酸化膜１
９はしきい電圧調節用不純物のイオン注入工程時、半導
体基板１１の表面欠陥の発生を防止する。
【０００７】図４を参照すると、第１酸化膜１９を除去
し、全面に第２酸化膜２１とドーピングされない多結晶
シリコン層２３を形成する。また、ｎウェルマスク（図
示省略）を用いたイオン注入工程でｐウェル１５上側の
多結晶シリコン層２３にリン（Ｐ）イオン又は砒素（Ａ
ｓ）イオンのようなｎ型不純物イオンをドーピングす
る。次にｐウェルマスクを用いたイオン注入工程でｎウ
ェル１７上側の多結晶シリコン層２３に硼素（Ｂ）イオ
ン又はＢＦ２イオンのようなｐ型不純物をドーピングす
る。
し、全面に第２酸化膜２１とドーピングされない多結晶
シリコン層２３を形成する。また、ｎウェルマスク（図
示省略）を用いたイオン注入工程でｐウェル１５上側の
多結晶シリコン層２３にリン（Ｐ）イオン又は砒素（Ａ
ｓ）イオンのようなｎ型不純物イオンをドーピングす
る。次にｐウェルマスクを用いたイオン注入工程でｎウ
ェル１７上側の多結晶シリコン層２３に硼素（Ｂ）イオ
ン又はＢＦ２イオンのようなｐ型不純物をドーピングす
る。
【０００８】図５を参照すると、多結晶シリコン層２３
上に金属層２９を形成する。また、ゲート電極用マスク
を用いたフォトエッチング工程で金属層２９、多結晶シ
リコン層２３及び第２酸化膜２１をエッチングして各ｐ
ウェル１５とｎウェル１７上側に第２酸化膜２１のゲー
ト酸化膜とゲート電極３１を形成する。ここで、ゲート
電極３１は多結晶シリコン層２３と金属層２９とが積層
されて形成される。
上に金属層２９を形成する。また、ゲート電極用マスク
を用いたフォトエッチング工程で金属層２９、多結晶シ
リコン層２３及び第２酸化膜２１をエッチングして各ｐ
ウェル１５とｎウェル１７上側に第２酸化膜２１のゲー
ト酸化膜とゲート電極３１を形成する。ここで、ゲート
電極３１は多結晶シリコン層２３と金属層２９とが積層
されて形成される。
【０００９】図６を参照すると、ｎウェルマスク（図示
省略）を用いた低濃度のｎ型不純物のイオン注入及びド
ライブイン工程を行うことによってゲート電極３１両側
のｐウェル１５表面内に低濃度ｎ型不純物領域３３を形
成する。また、ｐウェルマスク（図示省略）を用いた低
濃度のｐ型不純物のイオン注入及びドライブイン工程を
行うことによってゲート電極３１両側のｎウェル１７表
面内に低濃度ｐ型不純物領域３５を形成する。
省略）を用いた低濃度のｎ型不純物のイオン注入及びド
ライブイン工程を行うことによってゲート電極３１両側
のｐウェル１５表面内に低濃度ｎ型不純物領域３３を形
成する。また、ｐウェルマスク（図示省略）を用いた低
濃度のｐ型不純物のイオン注入及びドライブイン工程を
行うことによってゲート電極３１両側のｎウェル１７表
面内に低濃度ｐ型不純物領域３５を形成する。
【００１０】ゲート電極３１の側壁の窒化膜スペーサ３
７を形成する。その後、ｎウェルマスク（図示省略）を
用いた高濃度のｎ型不純物のイオン注入及びドライブイ
ン工程を行うことによって窒化膜スペーサ３７の一側の
ｐウェル１５表面に高濃度ｎ型不純物領域３９を形成す
る。
７を形成する。その後、ｎウェルマスク（図示省略）を
用いた高濃度のｎ型不純物のイオン注入及びドライブイ
ン工程を行うことによって窒化膜スペーサ３７の一側の
ｐウェル１５表面に高濃度ｎ型不純物領域３９を形成す
る。
【００１１】また、ｐウェルマスク（図示省略）を用い
た高濃度のｐ型不純物のイオン注入及びドライブイン工
程を行うことによって窒化膜スペーサ３７の一側のｎウ
ェル１７表面に高濃度ｐ型不純物領域４１を形成する。
た高濃度のｐ型不純物のイオン注入及びドライブイン工
程を行うことによって窒化膜スペーサ３７の一側のｎウ
ェル１７表面に高濃度ｐ型不純物領域４１を形成する。
【００１２】上記のように従来技術による半導体素子の
ＣＭＯＳ及びその製造方法は、デュアル多結晶シリコン
ゲート電極を形成するために次のような理由によって素
子の特性が低下される問題があった。ＰＭＯＳ領域のｐ
＋多結晶シリコン層ゲート電極でゲート酸化膜部位で硼
素の活性化が成されないので、ＣＭＯＳの多結晶シリコ
ンゲート電極でゲート電極の枯渇効果（Ｇａｔｅ ｄｅ
ｐｌｅｔｉｏｎ ｅｆｆｅｃｔ）が発生して反転キャパ
シタンスを減少させ、しきい電圧を増加させる。
ＣＭＯＳ及びその製造方法は、デュアル多結晶シリコン
ゲート電極を形成するために次のような理由によって素
子の特性が低下される問題があった。ＰＭＯＳ領域のｐ
＋多結晶シリコン層ゲート電極でゲート酸化膜部位で硼
素の活性化が成されないので、ＣＭＯＳの多結晶シリコ
ンゲート電極でゲート電極の枯渇効果（Ｇａｔｅ ｄｅ
ｐｌｅｔｉｏｎ ｅｆｆｅｃｔ）が発生して反転キャパ
シタンスを減少させ、しきい電圧を増加させる。
【００１３】また、ｐ＋多結晶シリコンゲート電極内に
残存する硼素イオンが、ゲート酸化膜を通過して半導体
基板のチャネル領域に拡散する硼素浸透現象が発生し、
フラットバンド電圧及びしきい電圧を変化させＧＯＩ
（Ｇｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒａｌｉｔｙ）
特性を低下させる。
残存する硼素イオンが、ゲート酸化膜を通過して半導体
基板のチャネル領域に拡散する硼素浸透現象が発生し、
フラットバンド電圧及びしきい電圧を変化させＧＯＩ
（Ｇｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒａｌｉｔｙ）
特性を低下させる。
【００１４】
【発明が解決しようとする課題】そこで、本発明は上記
従来の半導体素子のＣＭＯＳ及びその製造方法における
問題点に鑑みてなされたものであって、本発明の目的
は、セル部ＮＭＯＳと周辺回路部ＰＭＯＳのゲート酸化
膜をＤＰＮ処理してゲート酸化膜表面に窒化膜を形成
し、表面チャネルを有するシングルゲートＣＭＯＳを形
成してｎ＋多結晶シリコン層のゲート電極を用いた場合
にも過剰にイオンを注入する工程を経ることなく、セル
部ＮＭＯＳのしきい電圧を約＋０．９Ｖにし、周辺回路
部ＰＭＯＳのしきい電圧を約−０．５Ｖ以下にし、周辺
回路部ＮＭＯＳのしきい電圧を約＋０．５Ｖ以下にし
て、表面チャネルのＣＭＯＳを容易に形成できる半導体
素子のＣＭＯＳ及びその製造方法を提供することにあ
る。
従来の半導体素子のＣＭＯＳ及びその製造方法における
問題点に鑑みてなされたものであって、本発明の目的
は、セル部ＮＭＯＳと周辺回路部ＰＭＯＳのゲート酸化
膜をＤＰＮ処理してゲート酸化膜表面に窒化膜を形成
し、表面チャネルを有するシングルゲートＣＭＯＳを形
成してｎ＋多結晶シリコン層のゲート電極を用いた場合
にも過剰にイオンを注入する工程を経ることなく、セル
部ＮＭＯＳのしきい電圧を約＋０．９Ｖにし、周辺回路
部ＰＭＯＳのしきい電圧を約−０．５Ｖ以下にし、周辺
回路部ＮＭＯＳのしきい電圧を約＋０．５Ｖ以下にし
て、表面チャネルのＣＭＯＳを容易に形成できる半導体
素子のＣＭＯＳ及びその製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による半導体素子のＣＭＯＳ製造方法
は、周辺回路部のｎウェル及びｐウェル及びセル部のｐ
ウェルが備えられる半導体基板上にゲート酸化膜を形成
するステップと、前記周辺回路部のｎウェルとセル部の
ｐウェル上部のゲート酸化膜表面を窒化させるステップ
と、前記ゲート酸化膜上にゲート電極を形成するステッ
プとからなることを特徴とする。
になされた本発明による半導体素子のＣＭＯＳ製造方法
は、周辺回路部のｎウェル及びｐウェル及びセル部のｐ
ウェルが備えられる半導体基板上にゲート酸化膜を形成
するステップと、前記周辺回路部のｎウェルとセル部の
ｐウェル上部のゲート酸化膜表面を窒化させるステップ
と、前記ゲート酸化膜上にゲート電極を形成するステッ
プとからなることを特徴とする。
【００１６】上記目的を達成するためになされた本発明
による半導体素子のＣＭＯＳは、周辺回路部のｎウェル
とｐウェル及びセル部のｐウェルが備えられる半導体基
板と、前記半導体基板上に形成されるゲート酸化膜と、
前記周辺回路部のｎウェルとセル部のｐウェル上部の表
面に、ゲート酸化膜表面を窒化させて形成される窒化膜
と、前記ゲート酸化膜上に形成されたゲート電極とから
なることを特徴とする。
による半導体素子のＣＭＯＳは、周辺回路部のｎウェル
とｐウェル及びセル部のｐウェルが備えられる半導体基
板と、前記半導体基板上に形成されるゲート酸化膜と、
前記周辺回路部のｎウェルとセル部のｐウェル上部の表
面に、ゲート酸化膜表面を窒化させて形成される窒化膜
と、前記ゲート酸化膜上に形成されたゲート電極とから
なることを特徴とする。
【００１７】本発明の原理は、セル部ＮＭＯＳと周辺回
路部ＰＭＯＳのゲート酸化膜をＤＰＮ処理してゲート酸
化膜表面に窒化膜を形成することにより、表面チャネル
を有するシングルゲートＣＭＯＳを形成してｎ＋多結晶
シリコン層のゲート電極を用いた場合にも過剰にイオン
を注入する工程を経ることなく、セル部ＮＭＯＳのしき
い電圧を約＋０．９Ｖにし、周辺回路部ＰＭＯＳのしき
い電圧を約−０．５Ｖ以下にし、周辺回路部ＮＭＯＳが
約＋０．５以下のしきい電圧を有するようにするもので
ある。
路部ＰＭＯＳのゲート酸化膜をＤＰＮ処理してゲート酸
化膜表面に窒化膜を形成することにより、表面チャネル
を有するシングルゲートＣＭＯＳを形成してｎ＋多結晶
シリコン層のゲート電極を用いた場合にも過剰にイオン
を注入する工程を経ることなく、セル部ＮＭＯＳのしき
い電圧を約＋０．９Ｖにし、周辺回路部ＰＭＯＳのしき
い電圧を約−０．５Ｖ以下にし、周辺回路部ＮＭＯＳが
約＋０．５以下のしきい電圧を有するようにするもので
ある。
【００１８】
【発明の実施の形態】次に、本発明に係る半導体素子の
ＣＭＯＳ及びその製造方法の実施の形態の具体例を図面
を参照しながら説明する。
ＣＭＯＳ及びその製造方法の実施の形態の具体例を図面
を参照しながら説明する。
【００１９】図７乃至図１１は本発明の第１実施例によ
る半導体素子のＣＭＯＳ及びその製造方法を説明するた
めの断面図であって、“Ａ”はセル部ＮＭＯＳが形成さ
れる領域を示したものであり、“Ｂ”は周辺回路部ＮＭ
ＯＳが形成される領域を示したものであり、“Ｃ”は周
辺回路部ＰＭＯＳが形成される領域を示したものであ
る。
る半導体素子のＣＭＯＳ及びその製造方法を説明するた
めの断面図であって、“Ａ”はセル部ＮＭＯＳが形成さ
れる領域を示したものであり、“Ｂ”は周辺回路部ＮＭ
ＯＳが形成される領域を示したものであり、“Ｃ”は周
辺回路部ＰＭＯＳが形成される領域を示したものであ
る。
【００２０】図７を参照すると、半導体基板５１に活性
領域を定義する素子分離膜５３を形成する。また、イオ
ン注入マスクを用いてｐ型及びｎ型不純物を半導体基板
５１に選択的にイオン注入し、ドライブイン工程を行っ
てｐウェル５５とｎウェル５７を形成する。その後、半
導体基板５１を熱酸化させてゲート酸化膜である第１酸
化膜５９を５〜１００Åの厚さで成長させる。この時、
第１酸化膜５９を、熱酸化膜でない膜として多結晶シリ
コンと反応性のないＡｌ２０３、ＨｆＯ２、Ｈｆ、Ｓｉ
Ｏ２及び、Ｚｒ、ＳｉＯ２などの、高誘電膜にて形成す
ることもできる。
領域を定義する素子分離膜５３を形成する。また、イオ
ン注入マスクを用いてｐ型及びｎ型不純物を半導体基板
５１に選択的にイオン注入し、ドライブイン工程を行っ
てｐウェル５５とｎウェル５７を形成する。その後、半
導体基板５１を熱酸化させてゲート酸化膜である第１酸
化膜５９を５〜１００Åの厚さで成長させる。この時、
第１酸化膜５９を、熱酸化膜でない膜として多結晶シリ
コンと反応性のないＡｌ２０３、ＨｆＯ２、Ｈｆ、Ｓｉ
Ｏ２及び、Ｚｒ、ＳｉＯ２などの、高誘電膜にて形成す
ることもできる。
【００２１】図８を参照すると、第１酸化膜５９上に第
１感光膜を塗布し第１感光膜を周辺回路部ＮＭＯＳが形
成される領域（Ｂ）の上側だけに残るように露光及び現
像して第１感光膜パターン６１を形成する。次に、第１
感光膜パターン６１をマスクにＤＰＮ工程で、セル部Ｎ
ＭＯＳが形成される領域（Ａ）と周辺回路部ＰＭＯＳが
形成される領域（Ｃ）の第１酸化膜５９表面を窒化膜６
３に変化させる。この時、ＤＰＮ処理工程は０〜４００
℃の温度、５〜２０ｍＴのチャンバ真空度、１００〜７
００ＷのＲＦプラズマパワー及び１０〜５００ｓｃｃｍ
流量の窒素ガス特にＮ２を用いた条件下で５０〜１００
秒の間行う。
１感光膜を塗布し第１感光膜を周辺回路部ＮＭＯＳが形
成される領域（Ｂ）の上側だけに残るように露光及び現
像して第１感光膜パターン６１を形成する。次に、第１
感光膜パターン６１をマスクにＤＰＮ工程で、セル部Ｎ
ＭＯＳが形成される領域（Ａ）と周辺回路部ＰＭＯＳが
形成される領域（Ｃ）の第１酸化膜５９表面を窒化膜６
３に変化させる。この時、ＤＰＮ処理工程は０〜４００
℃の温度、５〜２０ｍＴのチャンバ真空度、１００〜７
００ＷのＲＦプラズマパワー及び１０〜５００ｓｃｃｍ
流量の窒素ガス特にＮ２を用いた条件下で５０〜１００
秒の間行う。
【００２２】また、ＤＰＮ処理時、Ｎ２気体の代わり
に、ＮＨ３、Ｎ２Ｏ、ＮＦ３及びＮＯの気体のうちか
ら、選択された一つの気体を用いて行うか、前記気体を
混合して用いることもできる。また、ゲート酸化膜５９
のＤＰＮ処理後、Ｎ２、Ａｒ及び真空のうちから、選択
された一つの雰囲気で１００〜８００℃の温度で１〜３
０分間、全面を熱処理する。
に、ＮＨ３、Ｎ２Ｏ、ＮＦ３及びＮＯの気体のうちか
ら、選択された一つの気体を用いて行うか、前記気体を
混合して用いることもできる。また、ゲート酸化膜５９
のＤＰＮ処理後、Ｎ２、Ａｒ及び真空のうちから、選択
された一つの雰囲気で１００〜８００℃の温度で１〜３
０分間、全面を熱処理する。
【００２３】図９を参照すると、第１感光膜パターン６
１を除去し、ゲート酸化膜５９を含む全面に各々１００
〜１０００Åの厚さで多結晶シリコン層６５と金属層６
７を形成する。ここで、多結晶シリコン層６５は、４．
１〜４．３ｅＶの仕事関数を有するｎ型不純物がドーピ
ングされた多結晶シリコン層にて形成する。また、金属
層６７は、Ｗ／ＷＮ層にて形成しゲート抵抗を低下させ
る役割を果たす。また、上記金属層６７の代わりにシリ
サイドにて形成することもできる。
１を除去し、ゲート酸化膜５９を含む全面に各々１００
〜１０００Åの厚さで多結晶シリコン層６５と金属層６
７を形成する。ここで、多結晶シリコン層６５は、４．
１〜４．３ｅＶの仕事関数を有するｎ型不純物がドーピ
ングされた多結晶シリコン層にて形成する。また、金属
層６７は、Ｗ／ＷＮ層にて形成しゲート抵抗を低下させ
る役割を果たす。また、上記金属層６７の代わりにシリ
サイドにて形成することもできる。
【００２４】図１０を参照すると、ゲート電極用マスク
を用いたフォトエッチング工程で金属層６７と多結晶シ
リコン層６５をエッチングする。ここで、ゲート電極用
マスクを用いたフォトエッチング工程でセル部ＮＭＯＳ
が形成される領域（Ａ）、周辺回路部ＮＭＯＳが形成さ
れる領域（Ｂ）及び、周辺回路部ＰＭＯＳが形成される
領域（Ｃ）各々の半導体基板５１上に多結晶シリコン層
６５と金属層６７が積層されたゲート電極６９が形成さ
れる。
を用いたフォトエッチング工程で金属層６７と多結晶シ
リコン層６５をエッチングする。ここで、ゲート電極用
マスクを用いたフォトエッチング工程でセル部ＮＭＯＳ
が形成される領域（Ａ）、周辺回路部ＮＭＯＳが形成さ
れる領域（Ｂ）及び、周辺回路部ＰＭＯＳが形成される
領域（Ｃ）各々の半導体基板５１上に多結晶シリコン層
６５と金属層６７が積層されたゲート電極６９が形成さ
れる。
【００２５】図１１を参照すると、セル部ＮＭＯＳが形
成される領域（Ａ）と、周辺回路部ＮＭＯＳが形成され
る領域（Ｂ）のゲート電極６９両側のｐウェル５５の表
面に低濃度ｎ型不純物イオンを注入して低濃度ｎ型不純
物領域７１を形成する。また、周辺回路部ＰＭＯＳが形
成される領域（Ｃ）のゲート電極６９両側のｎウェル５
７表面に低濃度ｐ型不純物をイオン注入して低濃度ｐ型
不純物領域７３を形成する。
成される領域（Ａ）と、周辺回路部ＮＭＯＳが形成され
る領域（Ｂ）のゲート電極６９両側のｐウェル５５の表
面に低濃度ｎ型不純物イオンを注入して低濃度ｎ型不純
物領域７１を形成する。また、周辺回路部ＰＭＯＳが形
成される領域（Ｃ）のゲート電極６９両側のｎウェル５
７表面に低濃度ｐ型不純物をイオン注入して低濃度ｐ型
不純物領域７３を形成する。
【００２６】次に、ゲート電極６９の側壁に窒化膜スペ
ーサ７５を形成する。次に、セル部ＮＭＯＳが形成され
る領域（Ａ）の窒化膜スペーサ７５の一側と周辺回路部
ＮＭＯＳが形成される領域（Ｂ）のｐウェル５５表面に
高濃度ｎ型不純物イオンを注入して高濃度ｎ型不純物領
域７７を形成し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のｎ型ソース／ドレイン不純物領域
を形成する。その後、窒化膜スペーサ７５の一側の周辺
回路部ＰＭＯＳが形成される領域（Ｃ）のｎウェル５７
表面に高濃度ｐ型不純物イオンを注入して高濃度ｐ型不
純物領域７９を形成し、ＬＤＤ構造のｐ型ソース／ドレ
イン不純物領域を形成する。
ーサ７５を形成する。次に、セル部ＮＭＯＳが形成され
る領域（Ａ）の窒化膜スペーサ７５の一側と周辺回路部
ＮＭＯＳが形成される領域（Ｂ）のｐウェル５５表面に
高濃度ｎ型不純物イオンを注入して高濃度ｎ型不純物領
域７７を形成し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のｎ型ソース／ドレイン不純物領域
を形成する。その後、窒化膜スペーサ７５の一側の周辺
回路部ＰＭＯＳが形成される領域（Ｃ）のｎウェル５７
表面に高濃度ｐ型不純物イオンを注入して高濃度ｐ型不
純物領域７９を形成し、ＬＤＤ構造のｐ型ソース／ドレ
イン不純物領域を形成する。
【００２７】図１２乃至図１６は、本発明の第２実施例
による半導体素子のＣＭＯＳ及びその製造方法を示した
図であって、“Ａ”はセル部ＮＭＯＳが形成される領域
を示したものであり、“Ｂ”は周辺回路部ＮＭＯＳが形
成される領域を示したものであり、“Ｃ”は周辺回路部
ＰＭＯＳが形成される領域を示したものである。
による半導体素子のＣＭＯＳ及びその製造方法を示した
図であって、“Ａ”はセル部ＮＭＯＳが形成される領域
を示したものであり、“Ｂ”は周辺回路部ＮＭＯＳが形
成される領域を示したものであり、“Ｃ”は周辺回路部
ＰＭＯＳが形成される領域を示したものである。
【００２８】図１２を参照すると、半導体基板５１に活
性領域を定義する素子分離膜５３を形成した後、イオン
注入マスクを用いてｐ型及びｎ型不純物を半導体基板５
１に選択的にイオン注入し、ドライブイン工程を行って
ｐウェル５５とｎウェル５７を形成する。その後、半導
体基板５１を熱酸化させてゲート酸化膜である第１酸化
膜５９を５〜１００Åの厚さで成長させる。この時、第
１酸化膜５９を、熱酸化膜でない膜として多結晶シリコ
ンと反応性のないＡｌ２０３、ＨｆＯ２、Ｈｆ、ＳｉＯ
２及び、Ｚｒ、ＳｉＯ２などの高誘電膜にて形成するこ
ともできる。
性領域を定義する素子分離膜５３を形成した後、イオン
注入マスクを用いてｐ型及びｎ型不純物を半導体基板５
１に選択的にイオン注入し、ドライブイン工程を行って
ｐウェル５５とｎウェル５７を形成する。その後、半導
体基板５１を熱酸化させてゲート酸化膜である第１酸化
膜５９を５〜１００Åの厚さで成長させる。この時、第
１酸化膜５９を、熱酸化膜でない膜として多結晶シリコ
ンと反応性のないＡｌ２０３、ＨｆＯ２、Ｈｆ、ＳｉＯ
２及び、Ｚｒ、ＳｉＯ２などの高誘電膜にて形成するこ
ともできる。
【００２９】図１３を参照すると、第１酸化膜５９上に
第１感光膜を塗布し、第１感光膜を周辺回路部ＮＭＯＳ
が形成される領域（Ｂ）の上側にだけ残るように露光及
び現像して第１感光膜パターン６１を形成する。次に、
第１感光膜パターン６１をマスクにＤＰＮ工程を用い
て、セル部ＮＭＯＳが形成される領域（Ａ）と周辺回路
部ＰＭＯＳが形成される領域（Ｃ）の第１酸化膜５９表
面を窒化膜６３に変化させる。この時、ＤＰＮ処理工程
は０〜４０００℃の温度、５〜２０ｍＴのチャンバ真空
度、１００〜７００ＷのＲＦプラズマパワー及び１０〜
５００ｓｃｃｍ流量のＮ２を用いた条件下で５０〜１０
０秒の間行う。
第１感光膜を塗布し、第１感光膜を周辺回路部ＮＭＯＳ
が形成される領域（Ｂ）の上側にだけ残るように露光及
び現像して第１感光膜パターン６１を形成する。次に、
第１感光膜パターン６１をマスクにＤＰＮ工程を用い
て、セル部ＮＭＯＳが形成される領域（Ａ）と周辺回路
部ＰＭＯＳが形成される領域（Ｃ）の第１酸化膜５９表
面を窒化膜６３に変化させる。この時、ＤＰＮ処理工程
は０〜４０００℃の温度、５〜２０ｍＴのチャンバ真空
度、１００〜７００ＷのＲＦプラズマパワー及び１０〜
５００ｓｃｃｍ流量のＮ２を用いた条件下で５０〜１０
０秒の間行う。
【００３０】また、ＤＰＮ処理時、Ｎ２気体の代わりに
ＮＨ３、Ｎ２Ｏ、ＮＦ３及びＮＯの気体のうちから、選
択された一つの気体を用いて行うか、前記気体を混合し
て用いることもできる。また、前記ゲート酸化膜５９の
ＤＰＮ処理後Ｎ２、Ａｒ及び真空のうちから、選択され
た一つの雰囲気で１００〜８００℃の温度で１〜３０分
間、全面を熱処理する。
ＮＨ３、Ｎ２Ｏ、ＮＦ３及びＮＯの気体のうちから、選
択された一つの気体を用いて行うか、前記気体を混合し
て用いることもできる。また、前記ゲート酸化膜５９の
ＤＰＮ処理後Ｎ２、Ａｒ及び真空のうちから、選択され
た一つの雰囲気で１００〜８００℃の温度で１〜３０分
間、全面を熱処理する。
【００３１】図１４を参照すると、第１感光膜パターン
６１を除去し、ゲート酸化膜５９を含む全面に各々１０
０〜１０００Åの厚さで第１金属層６４と第２金属層６
６を順に形成する。ここで、第１金属層６４は、４．１
〜４．３ｅＶの仕事関数を有するＴａＮｘ、ＴａＳｉｘ
Ｎｙ、Ｔａなどの金属層にて形成することができ、第２
金属層６６は、Ｗ／ＷＮ層にて形成されるのが望まし
く、ゲート抵抗を低下させる。また、第２金属層６６の
代わりにシリサイドにて形成することもできる。
６１を除去し、ゲート酸化膜５９を含む全面に各々１０
０〜１０００Åの厚さで第１金属層６４と第２金属層６
６を順に形成する。ここで、第１金属層６４は、４．１
〜４．３ｅＶの仕事関数を有するＴａＮｘ、ＴａＳｉｘ
Ｎｙ、Ｔａなどの金属層にて形成することができ、第２
金属層６６は、Ｗ／ＷＮ層にて形成されるのが望まし
く、ゲート抵抗を低下させる。また、第２金属層６６の
代わりにシリサイドにて形成することもできる。
【００３２】図１５を参照すると、ゲート電極用マスク
を用いたフォトエッチング工程で第２金属層６６と第１
金属層６４をエッチングする。ここで、ゲート電極用マ
スクを用いたフォトエッチング工程でセル部ＮＭＯＳが
形成される領域（Ａ）、周辺回路部ＮＭＯＳが形成され
る領域（Ｂ）及び、周辺回路部ＰＭＯＳが形成される領
域（Ｃ）各々の半導体基板５１上に第１、第２金属層６
４、６６が積層されたゲート電極６９が形成される。
を用いたフォトエッチング工程で第２金属層６６と第１
金属層６４をエッチングする。ここで、ゲート電極用マ
スクを用いたフォトエッチング工程でセル部ＮＭＯＳが
形成される領域（Ａ）、周辺回路部ＮＭＯＳが形成され
る領域（Ｂ）及び、周辺回路部ＰＭＯＳが形成される領
域（Ｃ）各々の半導体基板５１上に第１、第２金属層６
４、６６が積層されたゲート電極６９が形成される。
【００３３】図１６を参照すると、セル部ＮＭＯＳが形
成される領域（Ａ）と、周辺回路部ＮＭＯＳが形成され
る領域（Ｂ）のゲート電極６９両側のｐウェル５５の表
面に低濃度ｎ型不純物をイオン注入して低濃度ｎ型不純
物領域７１を形成する。また、周辺回路部ＰＭＯＳが形
成される領域（Ｃ）のゲート電極６９両側のｎウェル５
７表面に低濃度ｐ型不純物をイオン注入して低濃度ｐ型
不純物領域７３を形成する。
成される領域（Ａ）と、周辺回路部ＮＭＯＳが形成され
る領域（Ｂ）のゲート電極６９両側のｐウェル５５の表
面に低濃度ｎ型不純物をイオン注入して低濃度ｎ型不純
物領域７１を形成する。また、周辺回路部ＰＭＯＳが形
成される領域（Ｃ）のゲート電極６９両側のｎウェル５
７表面に低濃度ｐ型不純物をイオン注入して低濃度ｐ型
不純物領域７３を形成する。
【００３４】次に、ゲート電極６９の側壁に窒化膜スペ
ーサ７５を形成する。次に、セル部ＮＭＯＳが形成され
る領域（Ａ）の窒化膜スペーサ７５の一側と周辺回路部
ＮＭＯＳが形成される領域（Ｂ）のゲート電極６９の両
側のｐウェル５５表面に高濃度ｎ型不純物を注入して高
濃度ｎ型不純物領域７７を形成することでＬＤＤ構造の
ｎ型ソース／ドレイン不純物領域を形成する。その後、
窒化膜スペーサ７５の一側の周辺回路部ＰＭＯＳが形成
される領域（Ｃ）のｎウェル５７表面に高濃度ｐ型不純
物イオンを注入して高濃度ｐ型不純物領域７９を形成
し、ＬＤＤ構造のｐ型ソース／ドレイン不純物領域を形
成する。
ーサ７５を形成する。次に、セル部ＮＭＯＳが形成され
る領域（Ａ）の窒化膜スペーサ７５の一側と周辺回路部
ＮＭＯＳが形成される領域（Ｂ）のゲート電極６９の両
側のｐウェル５５表面に高濃度ｎ型不純物を注入して高
濃度ｎ型不純物領域７７を形成することでＬＤＤ構造の
ｎ型ソース／ドレイン不純物領域を形成する。その後、
窒化膜スペーサ７５の一側の周辺回路部ＰＭＯＳが形成
される領域（Ｃ）のｎウェル５７表面に高濃度ｐ型不純
物イオンを注入して高濃度ｐ型不純物領域７９を形成
し、ＬＤＤ構造のｐ型ソース／ドレイン不純物領域を形
成する。
【００３５】図１７は、ゲート酸化膜のＤＰＮ処理の有
無によるＭＯＳのＣ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ Ｖ
ｏｌｔａｇｅ）曲線を示したグラフであり、図１８は、
ＤＰＮ処理されないゲート酸化膜を有するＮＭＯＳのＤ
ｉｔ特性を示したグラフであり、図１９は、ＤＰＮ処理
されたゲート酸化膜を有するＮＭＯＳのＤｉｔ特性を示
したグラフである。図１７を参照すると、ＤＰＮ処理さ
れたゲート酸化膜を有するＮＭＯＳのしきい電圧がＤＰ
Ｎ処理されないゲート酸化膜を有するＮＭＯＳのしきい
電圧より＋０．４〜＋０．５Ｖ増加していることが分か
る。
無によるＭＯＳのＣ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ Ｖ
ｏｌｔａｇｅ）曲線を示したグラフであり、図１８は、
ＤＰＮ処理されないゲート酸化膜を有するＮＭＯＳのＤ
ｉｔ特性を示したグラフであり、図１９は、ＤＰＮ処理
されたゲート酸化膜を有するＮＭＯＳのＤｉｔ特性を示
したグラフである。図１７を参照すると、ＤＰＮ処理さ
れたゲート酸化膜を有するＮＭＯＳのしきい電圧がＤＰ
Ｎ処理されないゲート酸化膜を有するＮＭＯＳのしきい
電圧より＋０．４〜＋０．５Ｖ増加していることが分か
る。
【００３６】また、図１８及び図１９を参照すると、Ｄ
ＰＮ処理されないゲート酸化膜を有するＮＭＯＳのＤ
ｉｔ特性（１×１０１０／ｅＶｃｍ２）よりＤＰＮ処理
されたゲート酸化膜を有するＮＭＯＳのＤｉｔ特性（１
×１０１１／ｅＶｃｍ２）のほうが優れていることが分
かる。
ＰＮ処理されないゲート酸化膜を有するＮＭＯＳのＤ
ｉｔ特性（１×１０１０／ｅＶｃｍ２）よりＤＰＮ処理
されたゲート酸化膜を有するＮＭＯＳのＤｉｔ特性（１
×１０１１／ｅＶｃｍ２）のほうが優れていることが分
かる。
【００３７】尚、本発明は、上述の実施例に限られるも
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
【００３８】
【発明の効果】以上説明したように、本発明による半導
体素子のＣＭＯＳ及びその製造方法によれば、セル部Ｎ
ＭＯＳと周辺回路部ＰＭＯＳのゲート酸化膜をＤＰＮ処
理してゲート酸化膜表面に窒化膜を形成し、表面チャネ
ルを有するシングルゲートＣＭＯＳを形成して以下のよ
うな効果がある。第一に、ｎ＋多結晶シリコン層のゲー
ト電極を用いた場合にも過剰のイオン注入の工程無しに
セル部ＮＭＯＳのしきい電圧を約＋０．９Ｖにし、周辺
回路部ＰＭＯＳのしきい電圧を約−０．５Ｖ以下にし、
周辺回路部ＮＭＯＳのしきい電圧を約＋０．５Ｖ以下に
して表面チャネルのＣＭＯＳを容易に形成できる。第二
に、セル部ＮＭＯＳは前記ＤＰＮ処理されたゲート酸化
膜によって＋０．９Ｖのしきい電圧を有するので＋０．
９Ｖのしきい電圧を有するために別にバックバイアスを
印加することがなく低電力消費の素子を形成できる。
体素子のＣＭＯＳ及びその製造方法によれば、セル部Ｎ
ＭＯＳと周辺回路部ＰＭＯＳのゲート酸化膜をＤＰＮ処
理してゲート酸化膜表面に窒化膜を形成し、表面チャネ
ルを有するシングルゲートＣＭＯＳを形成して以下のよ
うな効果がある。第一に、ｎ＋多結晶シリコン層のゲー
ト電極を用いた場合にも過剰のイオン注入の工程無しに
セル部ＮＭＯＳのしきい電圧を約＋０．９Ｖにし、周辺
回路部ＰＭＯＳのしきい電圧を約−０．５Ｖ以下にし、
周辺回路部ＮＭＯＳのしきい電圧を約＋０．５Ｖ以下に
して表面チャネルのＣＭＯＳを容易に形成できる。第二
に、セル部ＮＭＯＳは前記ＤＰＮ処理されたゲート酸化
膜によって＋０．９Ｖのしきい電圧を有するので＋０．
９Ｖのしきい電圧を有するために別にバックバイアスを
印加することがなく低電力消費の素子を形成できる。
【００３９】第三に、セル部ＮＭＯＳ形成時、しきい電
圧調節のためのイオン注入工程が不要であるので工程が
単純化される。第四に、ゲート電極形成時、ドーピング
工程を用いることがなく従来のデュアル多結晶シリコン
ゲート電極から発生したゲート電極の枯渇効果及び硼素
浸透現象を防止することができる。
圧調節のためのイオン注入工程が不要であるので工程が
単純化される。第四に、ゲート電極形成時、ドーピング
工程を用いることがなく従来のデュアル多結晶シリコン
ゲート電極から発生したゲート電極の枯渇効果及び硼素
浸透現象を防止することができる。
【図１】半導体メモリ素子のセル部と周辺回路部を示し
た平面図である。
た平面図である。
【図２】従来技術による半導体素子のＣＭＯＳ製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】従来技術による半導体素子のＣＭＯＳ製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】従来技術による半導体素子のＣＭＯＳ製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】従来技術による半導体素子のＣＭＯＳ製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】従来技術による半導体素子のＣＭＯＳ製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】本発明の第１実施例による半導体素子のＣＭＯ
Ｓ製造方法を説明するための断面図である。
Ｓ製造方法を説明するための断面図である。
【図８】本発明の第１実施例による半導体素子のＣＭＯ
Ｓ製造方法を説明するための断面図である。
Ｓ製造方法を説明するための断面図である。
【図９】本発明の第１実施例による半導体素子のＣＭＯ
Ｓ製造方法を説明するための断面図である。
Ｓ製造方法を説明するための断面図である。
【図１０】本発明の第１実施例による半導体素子のＣＭ
ＯＳ製造方法を説明するための断面図である。
ＯＳ製造方法を説明するための断面図である。
【図１１】本発明の第１実施例による半導体素子のＣＭ
ＯＳ製造方法を説明するための断面図である。
ＯＳ製造方法を説明するための断面図である。
【図１２】本発明の第２実施例による半導体素子のＣＭ
ＯＳ製造方法を説明するための断面図である。
ＯＳ製造方法を説明するための断面図である。
【図１３】本発明の第２実施例による半導体素子のＣＭ
ＯＳ製造方法を説明するための断面図である。
ＯＳ製造方法を説明するための断面図である。
【図１４】本発明の第２実施例による半導体素子のＣＭ
ＯＳ製造方法を説明するための断面図である。
ＯＳ製造方法を説明するための断面図である。
【図１５】本発明の第２実施例による半導体素子のＣＭ
ＯＳ製造方法を説明するための断面図である。
ＯＳ製造方法を説明するための断面図である。
【図１６】本発明の第２実施例による半導体素子のＣＭ
ＯＳ製造方法を説明するための断面図である。
ＯＳ製造方法を説明するための断面図である。
【図１７】ゲート酸化膜のＤＰＮ処理の有無によるＭＯ
ＳのＣ−Ｖ曲線を示したグラフである。
ＳのＣ−Ｖ曲線を示したグラフである。
【図１８】ＤＰＮ処理されないゲート酸化膜を有するＮ
ＭＯＳのＤｉｔ特性を示したグラフである。
ＭＯＳのＤｉｔ特性を示したグラフである。
【図１９】ＤＰＮ処理されたゲート酸化膜を有するＮＭ
ＯＳのＤｉｔ特性を示したグラフである。
ＯＳのＤｉｔ特性を示したグラフである。
５１ 半導体基板
５３ 素子分離膜
５５ ｐウェル
５７ ｎウェル
５９ 第１酸化膜
６１ 第１感光膜パターン
６３ 窒化膜
６４ 第１金属層
６５ 多結晶シリコン層
６６ 第２金属層
６７ 金属層
６９ ゲート電極
７１ 低濃度ｎ型不純物領域
７３ 低濃度ｐ型不純物領域
７５ 窒化膜スペーサ
７７ 高濃度ｎ型不純物領域
７９ 高濃度ｐ型不純物領域
フロントページの続き
(72)発明者 朴 大 奎
大韓民国京畿道利川市夫鉢邑新河里 三益
アパート 104−904
(72)発明者 呂 寅 碩
大韓民国ソウル市鐘路区母岳洞 現代アパ
ート 106−404
Ｆターム(参考） 5F048 AA07 AB01 AC01 AC03 BB06
BB08 BB09 BB10 BB11 BB13
BB17 BC06 BD04 BE03
5F083 AD01 AD10 GA27 JA03 JA04
JA35 JA39 JA53 PR15 PR33
PR43 PR44 PR45 PR53 PR54
PR55 ZA07
Claims (14)
- 【請求項１】 周辺回路部のｎウェル及びｐウェル及び
セル部のｐウェルが備えられる半導体基板上にゲート酸
化膜を形成するステップと、 前記周辺回路部のｎウェルとセル部のｐウェル上部のゲ
ート酸化膜表面を窒化させるステップと、 前記ゲート酸化膜上にゲート電極を形成するステップと
からなることを特徴とする半導体素子のＣＭＯＳ製造方
法。 - 【請求項２】 前記ゲート酸化膜は、５〜１００Åの厚
さで形成することを特徴とする請求項１に記載の半導体
素子のＣＭＯＳ製造方法。 - 【請求項３】 前記周辺回路部のｎウェルとセル部のｐ
ウェル上部のゲート酸化膜表面を窒化させるステップ
で、前記ゲート酸化膜を、０〜４００℃の温度、５〜２
０ｍＴｏｒｒのチャンバ真空度、１００〜７００ＷのＲ
Ｆプラズマパワーを用いた条件下で５０〜１００秒の間
ＤＰＮ（Ｄｅｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｎｉｔｒ
ｉｄａｔｉｏｎ）処理し、さらに後続熱処理工程を行っ
て、前記ゲート酸化膜表面を窒化させることを特徴とす
る請求項１に記載の半導体素子のＣＭＯＳ製造方法。 - 【請求項４】 前記ＤＰＮ処理時、Ｎ２、ＮＨ３、Ｎ２
０、ＮＦ２及びＮＯ気体のうちから選択された一つの気
体を流量１０〜５００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃ
ｃ／ｍｉｎ）にて流すことを特徴とする請求項３に記載
の半導体素子のＣＭＯＳ製造方法。 - 【請求項５】 前記後続熱処理工程は、Ｎ２、Ａｒ及び
真空のうちから選択された少なくとも一つ、又はこれら
の混合ガスの雰囲気で、１００〜８００℃の温度で１〜
３０分間行うことを特徴とする請求項３に記載の半導体
素子のＣＭＯＳ製造方法。 - 【請求項６】 前記ゲート酸化膜を、高誘電膜に形成す
ることを特徴とする請求項１に記載の半導体素子のＣＭ
ＯＳ製造方法。 - 【請求項７】 前記高誘電膜は、Ａｌ２０３、Ｈｆ
Ｏ２、Ｈｆ、ＳｉＯ２、Ｚｒ、及びＳｉＯ２のうちから
選択された一つによって誘電膜に形成することを特徴と
する請求項６に記載の半導体素子のＣＭＯＳ製造方法。 - 【請求項８】 前記ゲート電極は、多結晶シリコン層／
金属層の積層構造にて形成することを特徴とする請求項
１に記載の半導体素子のＣＭＯＳ製造方法。 - 【請求項９】 前記多結晶シリコン層は、４．１〜４．
３ｅＶの仕事関数を有するｎ型不純物がドーピングされ
た多結晶シリコン層にて形成することを特徴とする請求
項８に記載の半導体素子のＣＭＯＳ製造方法。 - 【請求項１０】 前記金属層は、Ｗ／ＷＮ層にて形成す
ることを特徴とする請求項８に記載の半導体素子のＣＭ
ＯＳ製造方法。 - 【請求項１１】 前記ゲート電極は、第１及び第２金属
層の積層構造にて形成することを特徴とする請求項１に
記載の半導体素子のＣＭＯＳ製造方法。 - 【請求項１２】 前記第１金属層は、４．１〜４．３ｅ
Ｖの仕事関数を有するＴａＮｘ、ＴａＳｉｘＮｙ及びＴ
ａのうちから選択された一つの金属層にて形成すること
を特徴とする請求項１１に記載の半導体素子のＣＭＯＳ
製造方法。 - 【請求項１３】 前記第２金属層は、Ｗ／ＷＮ層にて形
成することを特徴とする請求項１１に記載の半導体素子
のＣＭＯＳ製造方法。 - 【請求項１４】 周辺回路部のｎウェルとｐウェル及び
セル部のｐウェルが備えられる半導体基板と、 前記半導体基板上に形成されるゲート酸化膜と、 前記周辺回路部のｎウェルとセル部のｐウェル上部の表
面に、ゲート酸化膜表面を窒化させて形成される窒化膜
と、 前記ゲート酸化膜上に形成されたゲート電極とからなる
ことを特徴とする半導体素子のＣＭＯＳ。
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