KR20030044394A - 듀얼 게이트절연막을 구비한 반도체소자의 제조 방법 - Google Patents

듀얼 게이트절연막을 구비한 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 두 번의 열공정 및 이온주입에 따른 공정의 복잡성 및 반도체기판의 손상을 억제하도록 한 듀얼 게이트 절연막의 형성 방법 및 이를 이용한 반도체소자의 제조 방법에 관한 것으로, 이를 위한 본 발명의 반도체소자의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 중 상기 셀영역에 포함된 부분만을 디커플드 플라즈마 처리하여 그 두께를 증가시키는 단계, 상기 셀영역과 상기 주변회로영역의 상기 게이트절연막상에 각각 게이트전극을 형성하는 단계, 및 상기 게이트전극 하측의 상기 반도체기판에 소스/드레인 영역을 형성하는 단계를 포함한다.

Description

듀얼 게이트절연막을 구비한 반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH DUAL GATE DIELECTRIC LAYER}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 듀얼 게이트절연막을 구비한 반도체소자의 제조 방법에 관한 것이다.
일반적으로 반도체소자의 게이트절연막으로 열(Thermally) 또는 급속열처리(Rapid thermally)에 의해 성장된 SiO2를 사용하고 있다. 최근에 반도체소자의 디자인룰이 감소함에 따라 게이트절연막의 두께는 SiO2의 터널링한계가 되는 25∼30Å이하로 줄어드는 추세에 있으며, 0.1㎛급 소자에서의 게이트절연막으로는 25∼30Å두께가 예상된다.
그러나, 셀트랜지스터(Cell transistor)의 경우 리프레쉬(refresh) 등의 문제로 인하여 주변회로영역(peri)의 트랜지스터보다 높은 문턱전압(threshold voltage; Vt)이 요구됨에 따라 높은 게이트 전압이 가해지고 결과적으로 주변회로영역의 트랜지스터보다는 전기적 특성이 열화되는 단점이 나타난다.
셀영역의 트랜지스터 특성을 향상시키기 위해서는 셀영역의 트랜지스터의 게이트절연막의 두께를 증가시킬 필요가 있는데 이를 위해 제안된 것이 CMOS 공정에 의한 듀얼 게이트절연막(Dual gate dielectric)의 제조 방법이다.
이러한 듀얼 게이트절연막의 종래기술로는 여러 가지가 있는데 최근에 많이 연구되는 방법은 일정 부분만 게이트절연막을 제거하고 다시 산화시켜 듀얼 게이트절연막을 형성시키는 제1방법과 일정 부분만 질소(nitrogen)와 같은 원소를 이온주입(implant)하여 게이트절연막의 성장을 느리게 하여 듀얼 게이트절연막을 형성시키는 제2방법이 있다.
그러나, 상술한 종래기술 중 제1방법은 듀얼 게이트절연막을 형성시키기 위해 두 번의 높은 열공정을 실시하기 때문에 반도체기판의 표면이 손상되는 문제점이 있고, 제2방법 또한 질소의 이온주입으로 인해 반도체기판이 손상되는 문제점이 있다.
특히, 반도체기판이 손상될 경우 채널 이동도(channel mobility) 등의 열화를 가져올 수도 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 두 번의 열공정 및 이온주입에 따른 공정의 복잡성 및 반도체기판의 손상을 억제하도록 하는데 적합한 듀얼 게이트절연막을 구비한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 고전압용 게이트절연막의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 본 발명의 제1실시예에 따른 듀얼 게이트절연막의 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 트랜지스터의 제조 방법을 도시한 공정 단면도,
도 3은 게이트 산화막에 디커플드 플라즈마처리함에 따른 C-V 특성곡선,
도 4는 게이트산화막에 디커플드 플라즈마 처리함에 따른 전기적 두께의 통계 분포도,
도 5는 디커플드 플라즈마 처리에 의해 두께가 증가된 게이트 산화막의 TEM 단면도,
도 6은 실리콘 게이트 산화막에 디커플드 플라즈마 처리함에 따른 MOS 캐패시터의 게이트 누설 전류 특성 곡선
*도면의 주요 부분에 대한 부호의 설명
11 : 실리콘기판 12 : 실리콘산화막
상기의 목적을 달성하기 위한 본 발명의 듀얼 게이트절연막의 형성 방법은반도체기판상에 산소가 함유된 게이트절연막을 형성하는 단계, 및 상기 게이트절연막의 일부분을 디커플드 플라즈마 처리하여 상기 게이트절연막의 일부분의 두께를 증가시키는 단계를 포함함을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 중 상기 셀영역에 포함된 부분만을 디커플드 플라즈마 처리하여 그 두께를 증가시키는 단계, 상기 셀영역과 상기 주변회로영역의 상기 게이트절연막상에 각각 게이트전극을 형성하는 단계, 및 상기 게이트전극 하측의 상기 반도체기판에 소스/드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.
바람직하게, 상기 디커플드 플라즈마 처리는, 10mtorr∼30mtorr의 진공도를 유지한 상태에서 상기 반도체기판을 0℃∼500℃로 유지시키며, N2(10sccm∼500sccm)의 분위기가스를 주입시키고 100W∼1000W의 RF 소스파워를 인가하면서 5초∼300초동안 이루어지거나, NH3, N2O 및 NO 중에서 선택되는 질소를 포함하는 기체 및 O2,O3및 H2O중에서 선택되는 산소를 포함하는 기체, 할로겐 원소를 포함하는 기체 중에서 선택되는 하나의 분위기가스를 주입하면서 이루어짐을 특징으로 한다. 그리고, 상기 할로겐원소를 포함하는 기체는, Cl2, BCl3,중에서 선택되는 Cl를 포함하는 기체, CF4, CHF3, C2F6, BF2, F2, NF3및 SF6중에서 선택되는 F를 포함하는 기체, HBr 및 Br2중에서 선택되는 Br을 포함하는 기체 및 I2기체 중에서 선택되는 것을 특징으로 한다.
바람직하게, 상기 디커플드 플라즈마 처리하는 단계후, N2, Ar 또는 진공 분위기에서 100℃∼900℃ 온도로 1분∼30분 동안 후열처리하는 단계를 더 포함함을 특징으로 한다.
바람직하게, 상기 게이트절연막은, 실리콘산화막, Al2O3, Ta2O5, HfO2. ZrO2, TiO2Hf-실리케이트, Zr-실리케이트 또는 고유전 금속산화 물질의 혼합막 또는 나노래미네이트 구조의 산화막중에서 선택되는 하나를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1b는 본 발명의 제1실시예에 따른 듀얼 게이트절연막의 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(11)상에 실리콘산화막(12)을 형성한 후, 실리콘산화막(12) 중 일부분만을 질소분위기에서 디커플드플라즈마 처리(Decoupled Plasma treatment in Nitrogen; DPN)한다. 이 때, 실리콘산화막(12)의 일부분만을 노출시키기 위해 실리콘산화막(12)상에 감광막에 의한 마스크를 형성할 수 있다.
상기한 디커플드플라즈마 처리는, 10mtorr∼30mtorr의 진공도를 유지한 상태에서 반도체기판(11)은 0℃∼500℃을 유지하며, N2(10sccm∼500sccm)의 분위기가스를 주입시키고 100W∼1000W의 RF 소스파워를 인가하면서 5초∼300초동안 처리한다.
한편, 다른 분위기가스로는 N2외에 NH3, N2O, NO 등의 N을 포함하는 기체, Cl2, BCl3, CF4, CHF3, C2F6, BF2, F2, NF3, SF6, HBr, Br2, I2등의 Cl, F, Br, I 등의 할로겐원소를 포함한 기체, O2,03, H2O 등의 O가 포함된 기체, 또는 이들 기체들을 혼합하여 주입하기도 한다.
여기서, 불소(F) 계열의 가스분위기에서 디커플드 플라즈마처리를 할 경우, 불소에 의한 게이트절연막의 강도(Intergrity) 향상 및 핫캐리어 특성 향상의 효과도 동시에 얻을 수 있다.
상술한 디커플드 플라즈마 처리후, N2, Ar 또는 진공 분위기에서 100℃∼900℃ 온도로 1분∼30분 동안 후열처리한다.
도 1b에 도시된 바와 같이, 디커플드 플라즈마처리가 이루어진 실리콘산화막(12)의 일부분은 그 두께가 최초 실리콘산화막(12)보다 d만큼 증가한다.
여기서, 실리콘산화막(12)이 두꺼워지는 이유는, 질소분위기의 디커플드 플라즈마 처리시 질소(N)는 실리콘산화막(12)내로 확산하여 O-Si-O 결합을 갖는 실리콘산화막(12)내의 약한 결합(weakend bond) 및 댕글링본드(dangling bond)와 결합한다.
즉, 질소(N)가 약한 Si-O 결합을 끊어 그 사이트에서 산소를 변위(displace)시키고, 따라서, 결합이 끊어져 자유로운 산소(free-oxygen)가 실리콘기판(11)과실리콘산화막(12)의 계면으로 확산하여 추가적인 산화를 일으켜 실리콘산화막의 두께가 증가한다.
상술한 제1실시예에 의하면, 높은 전압이 인가되더라도 충분한 게이트절연막의 두께를 확보할 수 있으며, 열공정 및 이온주입에 의해 두꺼운 게이트절연막을 형성하지 않기 때문에 반도체기판 표면의 손상을 방지한다.
도 2a내지 도 2d는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체 기판(21)의 소정 부분에 소자의 활성영역과 필드영역을 한정하는 필드산화막(22)을 형성한다. 이 때, 필드산화막(22)은 반도체기판(21)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(22)을 STI(Shallow Trench Isolation) 방법으로 형성하는 것을 보였으나, LOCOS(Local Oxidation of Silicon) 방법으로도 형성할 수 있다.
계속해서, 반도체기판(21)의 활성영역상에 게이트절연막으로서 얇은 제1실리콘산화막(SiO2)(23)을 성장시킨다. 이 때, 게이트절연막으로는 제1실리콘산화막(23)외에 실리콘산화질화막(SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속산화막의 실리케이트(Hf-silicate, Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막을 이용할 수 있으며, 이러한 게이트절연막은 5Å∼100Å의 두께로 증착된다.
도 2b에 도시된 바와 같이, 제1실리콘산화막(23)을 포함한 반도체기판(21)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역(Ⅰ)을 노출시키는 제1감광막패턴(24)을 형성한다.
계속해서, 제1감광막패턴(24)을 마스크로 하여 노출된 셀영역(Ⅰ)의 제1실리콘산화막(23)을 질소분위기에서 디커플드 플라즈마(DPN) 처리한다.
셀영역(Ⅰ)의 제1실리콘산화막(23)의 디커플드 플라즈마 처리 방법은, 10mtorr∼30mtorr의 진공도를 유지한 상태에서 반도체기판(21)은 0℃∼500℃을 유지하며, N2(10sccm∼500sccm)의 분위기가스를 주입시키고 100W∼1000W의 RF 소스파워를 인가하면서 5초∼300초동안 처리한다.
한편, 분위기가스로는 N2외에 NH3, N2O, NO 등의 N을 포함하는 기체, Cl2, BCl3, CF4, CHF3, C2F6, BF2, F2, NF3, SF6, HBr, Br2, I2등의 Cl, F, Br, I 등의 할로겐원소를 포함한 기체, O2, O3, H2O 등의 O가 포함된 기체, 또는 이들 기체들을 혼합하여 주입하기도 한다.
여기서, 불소(F) 계열의 가스분위기에서 디커플드 플라즈마처리를 할 경우, 불소에 의한 실리콘산화막의 강도 향상 및 핫캐리어 특성 향상의 효과도 동시에 얻을 수 있다.
상술한 디커플드 플라즈마 처리후, N2, Ar 또는 진공 분위기에서 100℃∼900℃ 온도로 1분∼30분 동안 후열처리한다.
도 2c에 도시된 바와 같이, 디커플드 플라즈마처리가 이루어진후, 셀영역(Ⅰ)의 제1실리콘산화막(23)은 그 두께가 증가한다. 이하, 두꺼운 제1실리콘산화막을 제2실리콘산화막(25)이라 한다.
여기서, 제1실리콘산화막(23)이 두꺼워지는 이유는, 디커플드 플라즈마 처리시 분위기 가스는 예컨대, 질소는 제1실리콘산화막(23)내로 확산하여 O-Si-O 결합을 갖는 실리콘산화막내의 약한 결합(weakend bond) 및 댕글링본드(dangling bond)와 결합한다. 즉, 질소가 약한 Si-O 결합을 끊어 그 사이트에서 산소를 변위(displace)시키고, 따라서, 결합이 끊어져 자유로운 산소가 반도체기판(21)과 제1실리콘산화막(23)의 계면으로 확산하여 추가적인 산화를 일으켜 실리콘산화막의 두께가 증가한다.
상술한 제2실리콘산화막(25)을 형성한 후 반도체기판(21)상의 제1감광막패턴 (24)을 제거하고, 전면에 게이트전극을 형성하기 위한 도우프드 폴리실리콘(26)과 저저항 금속막(27)을 총 두께 50Å∼2000Å이 되도록 차례로 증착한다.
이 때, 저저항 금속막(27)으로는 질화금속, 질화금속/실리사이드(또는 텅스텐)의 순서로 적층된 금속막을 이용한다.
그리고, 도우프드 폴리실리콘(26)은 4.1eV∼4.2eV의 일함수(work function)을 갖는 n+ 폴리실리콘을 사용하며, 저저항 금속막(27) 중 질화금속은 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN, RuTaN, IrTiN, TaSiN 및 TaAlN로 이루어진 그룹중에서 선택되는 질소를 포함하는 금속을 이용한다. 그리고, 실리사이드는 WSi, CoSi, TiSi, MoSi, TaSi, NbSi를 이용한다.
한편, 폴리실리콘 및 질화금속의 두께는 10Å∼2000Å이며, 실리사이드(또는 텅스텐)를 적층한 적층막은 게이트전극의 저항을 낮추기 위한 것으로 실리사이드 또는 텅스텐의 두께는 50Å∼2000Å이다.
다음으로, 저저항 금속막(27)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제2감광막패턴(28)을 형성한다.
도 2d에 도시된 바와 같이, 제2감광막패턴(28)을 식각마스크로 저저항 금속막(27)과 도우프드 폴리실리콘(26)을 식각하여 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 각각 트랜지스터의 게이트전극을 형성한다.
계속해서, 제2감광막패턴(28)을 제거한 후, 소스/드레인을 형성하기 위한 불순물 이온주입 및 스페이서 공정을 거쳐 LDD 구조의 소스/드레인(도시 생략)을 형성한다.
후속 공정으로 도면에 도시되지 않았지만, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화(Metallization) 공정을 실시한다.
상술한 방법으로 셀영역에만 질소 분위기에서 디커플드 플라즈마 처리하여 듀얼 게이트절연막을 형성할 경우, 셀영역의 게이트절연막의 두께를 주변회로영역의 게이트절연막보다 작게는 2Å 크게는 10Å 이상 두껍게 형성할 수 있다.
따라서, 셀영역의 트랜지스터에 높은 전압을 인가해도 충분한 게이트절연막의 두께를 확보할 수 있으며, 또한 질소분위기에서 디커플드 플라즈마 처리된 셀영역의 트랜지스터는 주변회로영역의 트랜지스터에 비해 문턱전압(Vt)이 +0.4∼+0.5V 정도 높은 값을 보이기 때문에 셀영역에 약간의 문턱전압 조절을 위한 이온주입(Vt adjustment implant)만으로도 문턱전압(Vt)을 1.0V 로 맞출 수 있다.
도 3은 식각장치에서 실리콘산화막에 디커플드 플라즈마처리함에 따른 MOS캐패시터의 C-V 특성곡선으로서, 질소분위기의 디커플드플라즈마(DPN) 처리를 하였을 경우, 디커플드플라즈마처리를 실시하지 않은 경우보다 문턱전압(Vt)이 +0.4∼+0.5V 정도 증가함을 알 수 있다.
이는 셀영역의 트랜지스터가 높은 문턱전압을 가져야 함에 따른 문턱전압을 높이기 위한 과도한 채널 이온주입을 피할 수 있는 장점이 있다.
도 4는 실리콘산화막(SiO2)에 디커플드 플라즈마처리함에 따른 MOS 캐패시터의 전기적 두께의 통계 분포도로서, 실리콘산화막에 질소 분위기에서 디커플드플라즈마(DPN) 처리를 한 경우, 처리 시간 및 소스 플라즈마파워(source plasma power)에 따라 실리콘산화막의 전기적 두께가 증가함을 알 수 있다.
도 4를 참조하면, 500W-18초 시편의 경우 전기적 두께(CET)가 디커플드 플라즈처리를 실시하지 않은 경우에 비해 2Å 정도 증가하고, 500W-35초 시편의 경우는 5Å 정도 증가하고, 그리고 700W-35초 시편의 경우는 10Å 정도 증가함을 알 수 있다.
이를 단면 TEM(transmission electron microscopy)으로 관찰한 결과, 실제로 실리콘산화막의 두께 증가가 발생하였다(도 5 참조).
도 6은 실리콘산화막에 디커플드 플라즈마 처리함에 따른 MOS 캐패시터의 게이트 누설 전류 특성 곡선으로서, 전기적 두께가 증가하더라도 디커플드 플라즈마처리를 실시하지 않은 경우와 디커플드플라즈마처리를 실시한 경우 누설전류 열화가 없음을 알 수 있다.
본 발명의 다른 실시예로서, 적층구조의 듀얼게이트 절연막을 적용하는 CMOS 소자뿐만 아니라 듀얼 다마신(Dual damascene) 구조의 CMOS 소자에도 적용가능하며, 다양한 게이트절연막(질화 게이트절연막 및 고유전 금속산화막 등)에 적용할 수 있다.
또한 듀얼 게이트절연막뿐만 아니라, 트리플(triple) 게이트절연막을 구비하는 반도체소자에도 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 디커플드 플라즈마처리에 의해 듀얼 게이트절연막을 형성하므로 추가 열공정이 필요없고, 이온주입 방식이 발생시키는 실리콘기판의 손상이 발생되지 않으므로 반도체소자의 채널 특성을 확보할 수 있는 효과가 있다.
또한, 추가 채널 이온주입이 필요없이 셀영역의 문턱전압을 높여주므로 과도한 문턱전압 조절을 위한 이온주입을 생략할 수 있어 반도체소자의 전기적 특성을 증대시킬 수 있는 효과가 있다.

Claims (13)

  1. 반도체기판상에 산소가 함유된 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막의 일부분을 디커플드 플라즈마 처리하여 상기 게이트절연막의 일부분의 두께를 증가시키는 단계
    를 포함함을 특징으로 하는 듀얼 게이트절연막의 형성 방법.
  2. 제1항에 있어서,
    상기 디커플드 플라즈마 처리는,
    10mtorr∼30mtorr의 진공도를 유지한 상태에서 상기 반도체기판을 0℃∼500℃로 유지시키며, N2(10sccm∼500sccm)의 분위기가스를 주입시키고 100W∼1000W의 RF 소스파워를 인가하면서 5초∼300초동안 이루어짐을 특징으로 하는 듀얼 게이트절연막의 형성 방법.
  3. 제1항에 있어서,
    상기 디커플드 플라즈마 처리는, NH3, N2O 및 NO 중에서 선택되는 질소를 포함하는 기체, O2, O3및 H2O중에서 선택되는 산소를 포함하는 기체 및 할로겐 원소를 포함하는 기체 중에서 선택되는 하나의 분위기가스를 주입하면서 이루어짐을 특징으로 하는 듀얼 게이트절연막의 형성 방법.
  4. 제3항에 있어서,
    상기 할로겐원소를 포함하는 기체는, Cl2, BCl3,중에서 선택되는 Cl를 포함하는 기체, CF4, CHF3, C2F6, BF2, F2, NF3및 SF6중에서 선택되는 F를 포함하는 기체, HBr 및 Br2중에서 선택되는 Br을 포함하는 기체 및 I2기체 중에서 선택되는 것을 특징으로 하는 듀얼 게이트절연막의 형성 방법.
  5. 제1항에 있어서,
    상기 디커플드 플라즈마 처리하는 단계후, N2, Ar 또는 진공 분위기에서 100℃∼900℃ 온도로 1분∼30분 동안 후열처리하는 단계를 더 포함함을 특징으로 하는 듀얼 게이트절연막의 형성 방법.
  6. 제1항에 있어서,
    상기 디커플드 플라즈마 처리전 상기 게이트절연막은 5Å∼100Å의 두께로 형성되는 것을 특징으로 하는 듀얼 게이트절연막의 형성 방법.
  7. 제1항에 있어서,
    상기 게이트절연막은, 실리콘산화막, Al2O3, Ta2O5, HfO2. ZrO2, TiO2Hf-실리케이트, Zr-실리케이트 또는 고유전 금속산화 물질의 혼합막 또는 나노래미네이트 구조의 산화막중에서 선택되는 하나를 포함함을 특징으로 하는 듀얼 게이트절연막의 형성 방법.
  8. 셀영역과 주변회로영역이 정의된 반도체기판상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 중 상기 셀영역에 포함된 부분만을 디커플드 플라즈마 처리하여 그 두께를 증가시키는 단계;
    상기 셀영역과 상기 주변회로영역의 상기 게이트절연막상에 각각 게이트전극을 형성하는 단계; 및
    상기 게이트전극 하측의 상기 반도체기판에 소스/드레인 영역을 형성하는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 디커플드 플라즈마 처리하는 단계는,
    상기 게이트절연막상에 감광막을 도포하는 단계;
    상기 감광막을 선택적으로 패터닝하여 상기 셀영역을 노출시키는 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴을 마스크로 하여 상기 셀영역의 게이트절연막을 디커플드플라즈마 처리하는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 디커플드 플라즈마 처리하는 단계는,
    10mtorr∼30mtorr의 진공도를 유지한 상태에서 상기 반도체기판을 0℃∼500℃로 유지시키며, N2(10sccm∼500sccm)의 분위기가스를 주입시키고 100W∼1000W의 RF 소스파워를 인가하면서 5초∼300초동안 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  11. 제8항에 있어서,
    상기 디커플드 플라즈마 처리하는 단계는, NH3, N2O 및 NO 중에서 선택되는 질소를 포함하는 기체, O2, O3및 H2O중에서 선택되는 산소를 포함하는 기체 및 할로겐 원소를 포함하는 기체 중에서 선택되는 하나의 분위기가스를 주입하면서 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 할로겐원소를 포함하는 기체는, Cl2, BCl3,중에서 선택되는 Cl를 포함하는 기체, CF4, CHF3, C2F6, BF2, F2, NF3및 SF6중에서 선택되는 F를 포함하는 기체, HBr 및 Br2중에서 선택되는 Br을 포함하는 기체 및 I2기체 중에서 선택되는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제8항에 있어서,
    상기 디커플드 플라즈마 처리하는 단계후, N2, Ar 또는 진공 분위기에서 100℃∼900℃ 온도로 1분∼30분 동안 후열처리하는 단계를 더 포함함을 특징으로 하는 반도체소자의 제조 방법.
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