JP2001044419A

JP2001044419A - 高ｋ誘電体を有するゲート積層の形成方法

Info

Publication number: JP2001044419A
Application number: JP20083099A
Authority: JP
Inventors: Sunil V Hattangady; ブイ．ハッタンガデイサニル; A Brown George; エイ．ブラウンジョージ; J Bevan Malcolm; ジェイ．ビバンマルコム
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-07-14
Filing date: 1999-07-14
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】ゲート誘電体の事実上の電気的厚みを減少す
る。【解決手段】事実上の電気的厚みが減少されたゲート
誘電体を有するゲート積層（１０４）。薄い（例えば、
〜１５オングストローム）二酸化シリコン層が基板（１
０２）上に形成される。二酸化シリコン層のリモート・
プラズマ窒化が行われ、酸化に対する耐性を有するシリ
コン酸化窒化物層（１０６）をつくる。酸素を含有する
高Ｋ誘電体（１０８）は、層（１０６）の酸化を付加す
ることなく、シリコン酸化窒化物層（１０６）上に形成
される。その後、ゲート電極（１１０）が高Ｋ誘電体
（１０８）上に形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は全般的に、ＭＯＳＦ
ＥＴトランジスタの分野に関し、さらに詳細には、高Ｋ
ゲート誘電体を含むゲート積層形成に関連する。

【０００２】

【従来の技術及びその課題】現在、半導体デバイスを小
型化する強い要求があり、一層高速で消費電力の一層少
ない半導体チップの上に一層密度の高いデバイスを提供
しようとしている。デバイスの横方向の寸法をスケーリ
ングすると、適切なデバイス性能を達成するために垂直
方向のスケーリングも必要になる。この垂直方向のスケ
ーリングにより、要求されるデバイス性能を提供するた
め、ゲート誘電体の事実上の電気的厚みを薄くすること
が必要となる。

【０００３】二酸化シリコンはこれまで、好ましいゲー
ト誘電体材料であった。しかし、より最近の技術では、
二酸化シリコンの事実上の厚みが、従来限界だと思われ
ていた値を下回る（例えば、＜１０オングストローム）
ことが必要とされている。従って、五酸化タンタル及び
チタン酸バリウム・ストロンチウムなど、一層高い誘電
率の（高Ｋ）材料を用いることに関心が向けられてい
る。より高いＫ材料を用いることにより、一層薄い事実
上の電気的厚みを得る一方で一層厚い物理的厚みを許容
できる。

【０００４】残念なことに、高Ｋ材料の殆どは、酸素を
含有すると考えられており、更に／又は酸素雰囲気で形
成される。従って、形成中、高Ｋ誘電体と基板との間の
基板表面上に二酸化シリコンが形成される。二酸化シリ
コンの厚みは、高Ｋ材料で得られるべき利点の殆どが失
われる程度の厚みである。

【０００５】高Ｋ誘電体は、蓄積キャパシタ・セル誘電
体としてメモリ用途にも評価されている。先行技術の一
つのアプリケーションにおいて、高Ｋ誘電体形成中の更
なる酸化に対する障壁として、シリコン上に窒化物層を
形成するためアンモニア窒化を用いている。その後、高
Ｋ誘電体が窒化物障壁層上に形成される。しかし、窒化
物障壁層は境界状態密度が高く、これはゲート誘電体の
用途には有害である。

【０００６】

【課題を達成するための手段及び作用】本発明は、高Ｋ
誘電体形成の前に薄い二酸化シリコン層のリモート・プ
ラズマ窒化（ＲＰＮ）を用いる。ＲＰＮは高Ｋ誘電体形
成中の酸化を抑制し、事実上の電気的厚みが一層薄いゲ
ート誘電体を生成する。

【０００７】本発明の利点は、事実上の電気的厚みが低
減されたゲート誘電体を提供することである。

【０００８】この利点及び別の利点は、図面に関連させ
て本明細書を参照することにより当業者に明らかになろ
う。

【０００９】

【実施例】図面を参照して本発明の一実施例を説明す
る。本発明を０．１ミクロンのＭＯＳＦＥＴトランジス
タに関連して説明する。本発明の利点は、ここに説明さ
れる寸法を適切に調整して他の寸法のトランジスタにも
適用することができることは、当業者には明らかであろ
う。これらの利点は、レイズド（raised）ソース／ドレ
イン領域を有するようなトランジスタなど、以下に説明
するものとは異なるトランジスタにも適用され得る。

【００１０】本発明に従ったゲート積層１０４を有する
ＭＯＳＦＥＴトランジスタ１００を図１に示す。トラン
ジスタ１００は半導体基板１０２に配置され、絶縁領域
１１２によって他のトランジスタ（図示せず）から分離
される。しかし、先行技術で既知の別の絶縁メカニズム
を代わりに用いてもよい。ソース／ドレイン領域１１４
及びドレイン拡張領域１１６は、ゲート積層１０４の向
かい合う側面に配置される。

【００１１】ゲート積層１０４は多層ゲート誘電体で構
成される。第１の層はシリコン酸化窒化物層１０６であ
る。これは約１５オングストロームの物理的厚み、及び
二酸化シリコンの誘電率（〜４）より大きく、窒化シリ
コンの誘電率（〜７）より小さい誘電率を有する。シリ
コン酸化窒化物層１０６の上にあるのが高Ｋ誘電体層１
０８である。高Ｋとは、ここでは、１０より大きな誘電
率を有する誘電体材料を指すのに用いる。層１０８は典
型的に、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＴｉＯ２、ＣｅＯ
２、又はＢＳＴなど、酸素を含有する高Ｋ誘電材料で構
成される。しかし、層１０８は、代わりに、別の源から
の酸素をその環境に入れるプロセスを用いて形成され
る、高Ｋ材料で構成されてもよい。高Ｋ層１０８の厚み
は約９０オングストロームである。こうして、ゲート誘
電体の全体の事実上の電気的厚みは、二酸化シリコンの
約１５〜２０オングストロームである。

【００１２】ゲート積層１０４は更に、高Ｋ層１０８の
上にあるゲート電極１１０を有する。ゲート電極１１０
は、酸素を含有する高Ｋ誘電体上に二酸化シリコンの付
加層を形成し易いポリシリコンなどの金属を含むことが
好ましい。選択される金属は、プロセス統合、及びデバ
イスの閾値電圧を最終的に決める仕事関数の点で、誘電
体層１０８に合わせる必要がある。例えば、ゲート電極
１１０は、ＴｉＮなどの障壁層に関連して、タングステ
ン、アルミニウム、又は銅で構成され得る。好ましい実
施例において、高Ｋ層１０８はＴａ２Ｏ５で構成され、
ゲート電極１１０は、窒化チタン（ＴｉＮ）の層の上に
あるタングステン（Ｗ）の層で構成される。

【００１３】次に、本発明の実施例に従ってゲート積層
１０４を形成する方法を説明する。図２Ａに示すよう
に、半導体基板１０２の表面上に薄い二酸化シリコン層
１１８が形成される。層１１８は約１５オングストロー
ムの厚みを有する。層１１８は、酸化物の連続層が得ら
れる限りできるだけ薄くすることができる。層１１８の
最大の厚みは、最終的なゲート誘電体の所望の電気的厚
みに依る。実際の用途では、これは０．１０ミクロン技
術において１５〜２０オングストロームであり得る。

【００１４】図２Ｂに関し、二酸化シリコン層１１８は
リモート・プラズマ窒化（ＲＰＮ）に曝される。ＲＰＮ
は、層１１８を二酸化シリコンからシリコン酸化窒化物
層１０６に変える。層１０６の事実上の電気的厚みは、
材料の誘電率の変化によって低減される。シリコン酸化
窒化物１０６は、約１５オングストロームの物理的厚
み、及び、二酸化シリコンの誘電率（〜４）より大きく
シリコン窒化物の誘電率（〜７）より小さい誘電率を有
する。

【００１５】プラズマのための窒素源は、Ｎ₂又はＮＨ₃
などの前駆物質を含む窒素、又はそれらと任意の他の不
活性ガス（Ｈｅ、Ａｒなど）又は酸化ガス（ＮＯ、Ｎ₂
Ｏ、Ｏ₂など）との混合物であり得る。プラズマは高密
度プラズマであることが好ましい。プラズマは、多数の
源の中の任意の１つによって発生され得る。例えば、以
下の源：ヘリコン源、螺旋共振器源、電子サイクロトロ
ン共鳴源、又は誘導結合源、の１つを用いることができ
る。基板２０２は、バイアスをかけないようにすること
も可能であり、その場合イオン化された物質は、プラズ
マ電位（即ち、約２０ボルト）で加速され、その後、二
酸化シリコン層１１８表面の中に打ち込まれる。基板１
０２にバイアスを印加して、プラズマからのイオンをさ
らに加速して、それらを表面に一層深く打ち込むことも
可能である。ＤＣ又はＲＦバイアスのいずれも基板１０
２に印加され得る。例として、以下の処理条件を用いる
ことができる：プラズマ密度は１×１０¹⁰から１×１０
¹²、窒素流量は１から１００ sccm、圧力は約１から５
０ mTorr、温度は７７Ｋから７７３Ｋ（５００℃）の範
囲、基板バイアスは０から５０ボルトの範囲、期間は１
０から６０秒の範囲である。

【００１６】ＲＰＮ後、図２Ｃに示すように、シリコン
酸化窒化物層１０６上に高Ｋ誘電体層１０８が形成され
る。層１０８は、典型的に、Ｔａ２Ｏ５、ＢａＴｉＯ
３、ＴｉＯ２、ＣｅＯ２、又はＢＳＴなど、酸素を含有
する高Ｋ誘電材料で構成される。しかし、層１０８は、
代わりに、別の源からの酸素をその環境に入れるプロセ
スを用いて形成される、高Ｋ材料で構成されてもよい。
高Ｋ誘電体層１０８を形成する方法は、用いる材料によ
って変化する。これらの材料の多くをデポジットする、
改良された方法が現在開発されている。

【００１７】本発明の好ましい実施例において、Ｔａ２
Ｏ５が層１０８として用いられている。これは、ＬＰＣ
ＶＤ工程を用いる以下の方法で形成され得る。ＲＰＮ
後、デバイスは低温（例えば、〜３００℃）のファーネ
スにロードされる。ウェハは、両端にサイド・ダミー・
ウェハを有するリング・ボートの交互スロットに配置さ
れることが好ましい。このボートとサイド・ダミー・ウ
ェハは、少なくとも１００オングストロームのＴａＯ５
で被覆されなければならず、さもなければ非均一の厚み
が問題となり得る。

【００１８】ローディング後、ファーネス・ポンプがパ
ージング（purge）され、温度はデポジション温度（即
ち、およそ４１０〜４５０℃）まで上昇され、反応ガス
が導入される前に安定化される。加熱段階中のキャリア
としてＮ２又はＮＨ３が用いられ得る。ＮＨ３は、表面
が窒化されたままであることを確実にする。

【００１９】その後、金属有機物源が導入され、デポジ
ションのため低圧で酸素と反応させる。金属有機物源
は、タンタル・ペンタエトキシド（ＴＡＥＴＯ）又はタ
ンタル・テトラエトキシド（ＴＡＴＤＭＡＥ）を含む。
タンタル源は粘性の液体であり、タンタルをファーネス
へ搬送するバブルド（bubbled）Ｎ２などのキャリア・
ガスと共にバブラー（bubbler）に供給される。しか
し、バブラーは１２０〜１５０℃で作動しなければなら
ず、長期的な安定性が問題となり得る。好ましい搬送技
術は、容量型即ちＣＶＤポンプを用いることである。こ
れによりタンタル源は加熱した気化器に分け与えられ、
Ｎ２などのキャリア・ガスと混ざり、その後ファーネス
へ搬送される。代替として、タンタル源は、加熱した気
化器に源の液体を注入する液体ＭＦＣ（マス・フロー・
コントローラ）を介して供給されてもよい。

【００２０】デポジション条件の例は：圧力：０．１から１ Torr（典型的に０．２から０．３ Torr）ＴＡＥＴＯ流量：０．１から１．０cc／分（典型的に０．２から０．４cc／分）Ｏ２流量：５００−１０００ sccm（典型的に１０００ sccm）Ｎ２キャリア流量：５００−１０００ sccm（典型的に７５０ sccm）温度：４１０−４５０(Ｃ時間：１０−１５オングストローム／分の成長率で約１０分

【００２１】デポジション後、ファーネス管はサイクル
・パージングされ、アンロード温度まで冷却する前にＴ
ＡＥＴＯを取り除き、チャンバを空気圧まで戻す。プロ
セス全体で約３−４時間かかる。代わりに、ＲＴＰ処理
は、４００−５００℃でより短い期間用いられてもよ
い。

【００２２】漏れを減らし、強固な境界を提供するた
め、高Ｋ層１０８の形成の後に付加的なアニールが続い
てもよい。例えば、デバイスはＲＴＡシステムで約８０
０℃の温度で約２分間、又はファーネスで約３０分間、
窒素アニールされ得る。

【００２３】図２Ｄに関し、ゲート電極材料１１０は、
高Ｋ層１０８の上にデポジットされる。ゲート電極材料
１１０は金属で構成されることが好ましい。選択される
金属は、誘電体層１０８と合わせる必要がある。例え
ば、ゲート電極材料１１０は、障壁ＴｉＮ層と共にタン
グステン、アルミニウム、又は銅で構成され得る。好ま
しい実施例において、ゲート電極材料１１０は、約２０
０オングストロームの厚みを有する窒化チタン（Ｔｉ
Ｎ）の層の上にある約８００オングストロームの厚みを
有するタングステン（Ｗ）の層で構成される。

【００２４】最後に、ゲート電極材料１１０、高Ｋ層１
０８、及びシリコン酸化窒化物層１０６は、パターニン
グされエッチングされて、図に示すようなゲート積層１
０４を形成する。トランジスタ１００の製造は、ドレイ
ン拡張領域１１６を打ち込み、誘電体をデポジット及び
エッチングして、側壁スペーサ１１７を形成し、ソース
／ドレイン領域１１４を打ち込むことによって終了す
る。

【００２５】本発明は例示用の実施例を参照して説明さ
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。これら例示用の実施例の種々の変
形及び組合せばかりでなく本発明の他の実施例も、本説
明を参照すれば当業者にとって明白である。したがっ
て、添付の特許請求の範囲はあらゆるこれらの変形及び
組合せを包含することを意図する。

【００２６】以上の説明に関して更に次の項を開示す
る。（１）集積回路を製造する方法であって、半導体基板
上に二酸化シリコン層を形成し、前記二酸化シリコン層
をリモート・プラズマ窒化に曝して、前記二酸化シリコ
ン層をシリコン酸化窒化物層に変え、前記シリコン酸化
窒化物層上に高Ｋ誘電体層を形成し、前記高Ｋ誘電体層
は１０より大きい誘電率を有し、前記高Ｋ誘電体層上に
金属層を形成し、前記金属層、前記高Ｋ誘電体層、及び
前記シリコン酸化窒化物層をパターニング及びエッチン
グして、ゲート積層を形成する工程を含む方法。

【００２７】（２）第１項に記載の方法であって、前
記二酸化シリコン層は２０オングストロームより薄い厚
みを有する方法。（３）第１項に記載の方法であって、前記高Ｋ誘電体
層は、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＴｉＯ２、ＣｅＯ
２、及びＢＳＴから成るグループから選択される材料を
含む方法。（４）第１項に記載の方法であって、前記金属層は窒
化チタン層の上にあるタングステン層を含む方法。（５）第１項に記載の方法であって、前記リモート・
プラズマ窒化は、Ｎ₂又はＮＨ₃又はそれらのと不活性ガ
ス又は酸化ガスとの混合物から成るグループから選択さ
れる前駆物質を含む窒素を用いる方法。（６）第１項に記載の方法であって、前記リモート・
プラズマ窒化は１から５０ mTorrの範囲の圧力で行われ
る方法。（７）第１項に記載の方法であって、前記リモート・
プラズマ窒化は、１×１０¹⁰から１×１０¹²の範囲のプ
ラズマ濃度を有する方法。（８）第１項に記載の方法であって、前記リモート・
プラズマ窒化は、１から１００ sccmの範囲の窒素流量
を有する方法。

【００２８】（９）ＭＯＳＦＥＴトランジスタであっ
て、半導体基板の上にある多層ゲート誘電体であって、
前記多層ゲート誘電体はシリコン酸化窒化物の層と、酸
素含有高誘電率材料の層とを含み、前記多層ゲート誘電
体の上にある金属ゲート電極、前記ゲート電極の第１の
側のソース領域、及び前記ゲート電極の第２の側のドレ
イン領域を含むＭＯＳＦＥＴトランジスタ。（１０）第９項に記載のトランジスタであって、前記
シリコン酸化窒化物層は２０オングストロームより薄い
厚みを有するトランジスタ。（１１）第９項のトランジスタであって、前記高誘電
率層は、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＴｉＯ２、ＣｅＯ
２、及びＢＳＴから成るグループから選択される材料を
含むトランジスタ。

【００２９】（１２）事実上の電気的厚みが減少され
たゲート誘電体を有するゲート積層１０４。薄い（例え
ば、〜１５オングストローム）二酸化シリコン層が基板
１０２上に形成される。二酸化シリコン層のリモート・
プラズマ窒化が行われ、酸化に対する耐性を有するシリ
コン酸化窒化物層１０６をつくる。酸素を含有する高Ｋ
誘電体１０８は、層１０６の酸化を付加することなく、
シリコン酸化窒化物層１０６上に形成される。その後、
ゲート電極１１０が高Ｋ誘電体１０８上に形成される。関連出願以下の共通に譲渡されている係属中の特許出願を参照の
ためここに引用する。米国特許出願番号出願日ＴＩケース番号発明者 60/019,429 1996年6月7日 TI-23502P ハッタンガディ他 60/035,375 1996年12月5日 TI-22980P クラフト他

【図面の簡単な説明】

【図１】本発明に従ったゲート誘電体を有するトランジ
スタの断面図。

【図２】ＡからＤは、図１のトランジスタの製造におけ
る種々の段階の断面図。

【符号の説明】

１００トランジスタ１０２基板１０４ゲート積層１０６シリコン酸化窒化物層１０８高Ｋ誘電体層１１０ゲート電極１１２絶縁領域１１４ソース／ドレイン領域１１６ドレイン拡張領域１１７側壁スペーサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者マルコムジェイ．ビバンアメリカ合衆国，テキサス，ガーランド, バインヤードトレイル 7514 Ｆターム(参考） 5F040 EC01 EC04 EC07 EC12 ED01 ED03 EF02 FA03 FA15 FA17 FB02 FC00 5F058 BA20 BD01 BD05 BD15 BF07 BF27 BF29 BF30 BF74 BH01 BJ01 BJ10

Claims

【特許請求の範囲】

【請求項１】集積回路を製造する方法であって、半導体基板上に二酸化シリコン層を形成し、前記二酸化シリコン層をリモート・プラズマ窒化に曝し
て、前記二酸化シリコン層をシリコン酸化窒化物層に変
え、前記シリコン酸化窒化物層上に高Ｋ誘電体層を形成し、
前記高Ｋ誘電体層は１０より大きい誘電率を有し、前記高Ｋ誘電体層上に金属層を形成し、前記金属層、前記高Ｋ誘電体層、及び前記シリコン酸化
窒化物層をパターニング及びエッチングして、ゲート積
層を形成する工程を含む方法。
【請求項２】ＭＯＳＦＥＴトランジスタであって、半導体基板の上にある多層ゲート誘電体であって、前記
多層ゲート誘電体はシリコン酸化窒化物の層と、酸素含
有高誘電率材料の層とを含み、前記多層ゲート誘電体の上にある金属ゲート電極、前記ゲート電極の第１の側のソース領域、及び前記ゲー
ト電極の第２の側のドレイン領域を含むＭＯＳＦＥＴト
ランジスタ。