KR20020056260A - 반도체 소자의 금속 게이트 형성방법 - Google Patents

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조흥재
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Abstract

본 발명은 금속 게이트의 형성시에 게이트 절연의 특성 저하가 야기되는 것을 방지할 수 있는 금속 게이트 형성방법을 개시하며, 개시된 본 발명의 금속 게이트 형성방법은, 액티브 영역을 한정하는 트랜치형의 소자분리막들이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 표면 상에 열산화 공정을 통해 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 베리어 금속막과 게이트용 금속막을 순차로 증착하는 단계; 및 상기 게이트용 금속막과 베리어 금속막 및 게이트 절연막을 패터닝하는 단계를 포함하며, 상기 베리어막 금속막과 게이트용 금속막의 증착은 단원자 증착(Atomic layer deposition) 공정, 또는, 리모트 플라즈마 화학기상증착(remote plasma CVD) 공정으로 수행하는 것을 특징으로 한다.

Description

반도체 소자의 금속 게이트 형성방법{METHOD FOR FORMING METAL GATE OF SEMICONDUCTOR DEVOIE}
본 발명의 반도체 소자의 금속 게이트 형성방법에 관한 것으로, 보다 상세하게는, 게이트 절연막의 특성 저하를 방지할 수 있는 반도체 소자의 금속 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 모스펫(MOSFET)에서의 게이트 절연막의 재료로는 열산화에 의한 실리콘 산화막(SiO2)이, 그리고, 게이트의 재료로는 폴리실리콘막이 주로 이용되어져 왔다. 그런데, 반도체 소자의 집적도가 증가되면서, 게이트의 선폭은 물론, 게이트 절연막의 두께 감소가 함께 요구되고 있는데, 게이트 절연막의 재료로서 실리콘산화막이 이용되는 경우, 게이트 절연막의 두께가 너무 얇아지게 되면, 상기 게이트 절연막을 통해 다이렉트 터널링(direct tunneling)에 의한 누설 전류가 커지기 때문에, 결과적으로, 소자 특성이 안정적이지 못하게 된다.
예컨데, 현재 양산중인 디램(DRAM) 및 로직(Logic) 소자의 게이트 절연막으로서 실리콘 산화막을 70nm 테크놀로지(technology) 소자에 적용함에 있어서, 그 두께는 디램의 경우에는 30~35Å 정도, 그리고, 로직 소자의 경우에는 13∼15Å 정도의 두께가 예상되는 바, 게이트 폴리 디플리션(gate poly depletion)에 의하여 증가되는 캐패시터 성분이 3~8Å 정도까지 되어, 15∼30Å 정도의 게이트 산화막이 차지하는 전기적인 두께(Teff)를 감소시키는데 어려움이 있다.
따라서, 상기와 같은 문제를 극복하기 위한 방법으로서, 최근에는 실리콘 산화막 보다 상대적으로 유전율이 높은 고유전 물질을 게이트 절연막의 재료로 이용하는 연구가 진행되고 있으며, 또한, 폴리 게이트 디플리션을 최소화하기 위해 폴리 게이트 대신에 금속 게이트를 이용하려는 연구가 진행되고 있다.
상기 금속 게이트의 경우, 게이트용 금속막과 게이트 절연막 사이에는 베리어 금속막으로서 TiN, 또는, WN막이 개재되며, 게이트용 금속막 상에는 식각 마스크로 이용하기 위한 하드 마스크막이 배치된다.
그러나, 종래 기술에 따라 실리콘 산화막 재질의 게이트 절연막 상에 금속 게이트를 형성할 경우에는 다음과 같이 게이트 절연막의 특성 저하가 야기되는 문제점이 있다.
게이트용 금속막의 증착은, 통상, 스퍼터링(sputtering), 또는, CVD 공정에 의해 이루어지게 되는데, 이때, 상기 게이트용 금속막, 특히, 베리어 금속막을 게이트 산화막 상에 직접 증착할 경우, 상기 게이트 절연막의 계면 특성 및 절연 특성의 저하가 야기된다.
도 1a 및 도 1b는 종래 기술에 따라 스퍼터링을 이용해서 실리콘 산화막으로 이루어진 게이트 절연막 상에 직접 베리어막으로서 TiN 또는 WN막과 게이트용 금속막으로서 텅스텐(W)막을 순차로 증착한 경우에서의 모스 트랜지스터의 축적 용량(F)-전압(V) 곡선을 도시한 그래프이다.
도시된 바와 같이, 실리콘 산화막으로 이루어진 게이트 절연막 상에 베리어 금속막(TiN 또는 WN)과 텅스텐막을 연속해서 증착할 경우, 후속의 열공정이 수행되지 않은 상태에서는 축적용량-전압 특성이 증착 물질(TiN 또는 WN) 및 스퍼터링 방법(IMP, collimated, conventional)에 크게 상관없이 꺽임(hump)으로 인하여 1E12/eV-㎠ 정도의 과도한 계면 결함 밀도(interface trap density)와 1E12/㎠ 정도의 이력(hysteresis)으로 인하여 산화물 트랩 차아지(oxide trap charge)를 나타내는 등, 게이트 절연막 자체의 손상은 물론, 기판과의 계면에서 심각한 손상을 나타낸다.
한편, 상기한 손상은 800℃ 이상의 고온 열공정을 통하여 어느 정도 치유될 수 있지만, 완벽한 게이트 절연막의 손상 회복은 기대할 수 없으며, 특히, 고온의 열공정이 수행되어야 한다는 공정 상의 단점과 게이트 절연막의 전기적 두께(Teff)가 증가된다는 단점이 있다.
도 2a 내지 도 2c는 650℃의 고온에서 TiCl4+NH3의 열분해 방식으로 증착된 TiN 금속 게이트에서의 축적 용량-전압 곡선을 도시한 그래프이다.
도시된 바와 같이, 증착 후의 모스 트랜지스터 특성은 스퍼터링 방법에 의해 증착된 그것 보다 상대적으로 양호한다. 그러나, 후속의 열공정 후에 게이트 절연막의 전기적 두께(Teff) 증가와 산화물 트랩 차아지의 증가, 즉, 이력(hysteresis)의 증가로 인하여 GOI(Gate Oxide Integrity) 특성 열화가 초래되며, 특히, 모스 트랜지스터의 제조시에 심각한 특성 열화가 초래될 수 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트 절연막의 특성 저하를 방지할 수 있는 금속 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따라 스퍼터링을 이용해서 실리콘 산화막 상에 직접 TiN 또는 WN막과 텅스텐(W)막을 증착한 경우에서의 축적 용량(C)-전압(V) 곡선을 도시한 그래프.
도 2a 내지 도 2c는 종래 기술에 따라 650℃에서 TiCl4+NH3의 열분해 방식으로 증착된 TiN 금속 게이트에서의 축적 용량(F)-전압(V) 곡선을 도시한 그래프.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 금속 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 소자분리막
3 : 게이트 절연막 4 : 베리어 금속막
5 : 게이트용 금속막 6 : 하드 마스크막
10 : 금속 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 금속 게이트 형성방법은, 액티브 영역을 한정하는 트랜치형의 소자분리막들이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 표면 상에 열산화 공정을 통해 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 베리어 금속막과 게이트용 금속막을 순차로 증착하는 단계; 및 상기 게이트용 금속막과 베리어 금속막 및 게이트 절연막을 패터닝하는 단계를 포함하며, 상기 베리어막 금속막과 게이트용 금속막의 증착은 단원자 증착(Atomic layer deposition) 공정, 또는, 리모트 플라즈마 화학기상증착(remote plasma CVD) 공정으로 수행하는 것을 특징으로 한다.
본 발명에 따르면, 베리어 금속막과 게이트용 금속막을 단원자 증착 공정, 또는, 리모트 플라즈마 CVD 공정을 증착하기 때문에, 상기 막들의 증착 과정에서 발생될 수 있는 게이트 절연막의 손상을 최대한 억제시킬 수 있다.
(실시예)
도 3a 내지 도 3c는 본 발명의 실시예에 따른 금속 게이트 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 실리콘 기판(1)을 마련하고, 상기 실리콘 기판(1)의 소정 영역에 액티브 영역을 한정하는 트랜치형의 소자분리막들(2)을 형성한다. 이때, 상기 소자분리막(2)은 공지된 LOCOS 공정으로 형성하는 것도 가능하다. 상기 실리콘 기판(1)의 표면 상에 열산화 공정을 통해 10∼40Å 두께의 실리콘 산화막으로 이루어진 게이트 절연막(3)을 형성한다. 이때, 상기 열산화 공정은 650∼900℃의 퍼니스(furnace)에서 습식(H2/O2) 또는 건식(O2) 방식으로 수행함이 바람직하다.
한편, 상기 게이트 절연막(3)으로서 상기 열산화 공정에 의한 실리콘 산화막 대신에, Al2O3, Ta2O5, TiO2, ZrO2, HfO2, Zr-실리케이트, Hf-실리케이트, La2O3, 및 3차원계 혼합 절연막(ZrAlO, HfAlO, ZrSiO4, HfSiO4) 중에서 선택되는 어느 하나의 고유전 절연막을 형성하는 것도 가능하며, 또한, 상기 고유전 절연막의 증착 전에 초박막(ultra thin)의 실리콘 산화막을 형성하는 것도 가능하다. 게다가, 상기 고유전 절연막을 게이트 절연막으로서 이용할 경우, 그 특성 개선을 위해, 산소, 질소, 또는, 비활성 분위기에서 10∼300초 동안의 급속열공정, 또는, 10-100분간의 퍼니스 공정을 이용해서 어닐링을 수행할 수 있으며, 아울러, UV-오존 처리를 수행할 수도 있다.
또한, 도시하지는 않았으나, 상기 게이트 절연막(3)의 형성 전, 트랜치 구조로 캐패시터를 형성할 수도 있으며, 이때의 유전막으로서는 ON막, Ta2O5막, Al2O3막, BST막, 및 SBT막 중에서 선택되는 어느 하나를 이용할 수 있다.
도 3b를 참조하면, 상기 게이트 절연막(3) 상에 베리어 금속막(4)과 게이트용 금속막(5)을 차례로 증착하고, 상기 게이트용 금속막(5) 상에 하드 마스크막(6)을 증착한다. 여기서, 상기 베리어 금속막(4)과 게이트용 금속막(5)은 금속 침투(metal penetration), 또는, 주입(implantation)과 같은 효과를 주지 않으면서, 고온 열분해 방식이 아닌 증착 공정, 예컨데, 단원자 증착(Atomic Layer Deposition: ALD) 공정, 또는, 리모트 플라즈마(remote plasma) CVD 공정으로 수행함이 바람직하다.
여기서, 상기 단원자 증착 공정은 150~350℃에서 사이클릭 도우징(cyclic dosing)과 퍼징(purging)에 의한 증착이 가능하기 때문에 게이트 절연막(3)과 기판(1) 사이의 계면 및 상기 게이트 절연막(3) 자체의 특성 열화를 방지할 수 있다. 상기 단원자 증착 공정의 수행시, 전구체(precursor)를 퍼징(purging)하는 물질로서 N2, NH3, 또는, ND3중에서 어느 하나를 사용하며, 온도가 50∼450℃, 압력이 0.05∼3 Torr인 조건으로 수행함이 바람직하다.
상기 리모트 플라즈마 CVD 공정은 원거리에서 플라즈마를 형성하여 박막을 증착하기 때문에 상기 단원자 증착 공정과 동일한 효과를 얻을 수 있다. 상기 리모트 플라즈마 CVD 공정시, 플라즈마 소오스로서 ECR(Electron Cyclotron Resonance)을 사용하며, 주파수는 2.0∼9 GHz, 그리고, 플라즈마 여기 가스로서 He, Ar, Kr, 또는, Xe를 사용함이 바람직하다. 또한, 상기 리모트 플라즈마 CVD 공정시, Ti와 같은 금속 소오스의 챔버 내부로의 주입은 웨이퍼 부근에서 분사하며, N의 소오스는 플라즈마 근처에서 여기시켜서 웨이퍼 부근으로 도입되도록 한다.
한편, 상기 베리어 금속막(4)은 TiN, TiAlN, TaN, MoN 및 WN으로 이루어진 그룹으로부터 선택되는 어느 하나로 형성하며, 그 두께는 50∼500Å 정도로 형성함이 바람직하다. 또한, 상기 게이트용 금속막(5)은 W, Ta, Al, TiSix, CoSix, 및 NiSix 중에서 선택되는 어느 하나로 형성하거나, 폴리실리콘과 텅스텐질화막 및 텅스텐막의 적층 구조(poly-Si/WN/W)로 형성하며, 그 두께는 300∼1,500Å 정도로 형성함이 바람직하다. 상기 하드 마스크막(6)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 또는, 실리콘 질산화막(SiON)으로 형성하며, 300∼2,000Å 정도로 형성한다.
상기에서, 리모트 플라즈마 CVD 공정으로 베리어 금속막, 예컨데, TiN의 증착시에는 Ti의 소오스로서 TiCl4, TDEAT, 또는, TDMAT 중에서 어느 하나를 사용하고, 그리고, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용한다. 또한, 베리어 금속막으로서 TiAlN을 증착 할 경우, Ti의 소오스로서 TiCl4, TDEAT, 또는, TDMAT 중에서 어느 하나를 사용하고, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용하며, Al의 소오스로는 AlCl3, 또는, TMA[Al(CH3)3]를 사용한다. 게다가, 베리어 금속막으로서 TaN을 증착 할 경우, Ta의 소오스로는 TaCl4, 또는, Ta tert-butaoxide를 사용하고, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용한다. 아울러, 베리어 금속막으로서 MoN을 증착할 경우, Mo의 소오스로는 MoCl4, MoF6, 또는, Mo tert-butaoxide를 사용하고, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용한다. 또한, 베리어 금속막으로서 WN을 증착할 경우, W의 소오스로는 WF6, 또는, WCl4를 사용하고, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용한다.
도 3c를 참조하면, 공지된 포토피소그라피 공정으로 상기 하드 마스크막(6)을 패터닝한다. 그런다음, 식각 마스크로서 패터닝된 하드 마스크막(6)을 이용한 식각 공정을 통해 상기 게이트용 금속막(5), 베리어막(4) 및 게이트 절연막(3)을 연속적으로 식각해서, 본 발명에 따른 금속 게이트(10)를 형성한다.
상기와 같은 공정을 통해 형성되는 본 발명의 금속 게이트(10)는 베리어 금속막(4)을 포함한 게이트용 금속막(5)이 단원자 증착 공정 또는 리모트 플라즈마 CVD 공정으로 증착되는 것에 기인해서 실리콘 산화막으로 이루어진 게이트 절연막(3)의 특성 저하를 방지할 수 있게 된다.
한편, 전술한 실시예에는 전형적인 게이트 형성 공정, 즉, 게이트 절연막과 게이트용 도전막의 증착 후에 상기 막들을 패터닝하는 것에 의해 게이트를 형성하는 공정에 대해서 도시하고, 설명하였지만, 희생 게이트의 형성 및 제거를 통해 게이트 형성 영역을 한정한 후, 상기 게이트 형성 영역에 금속 게이트를 형성하는 다마신(damascence) 공정에도 적용 가능하며, 특히, 베리어 금속막과 게이트용 금속막의 증착을 단원자 증착 공정 또는 리모트 플라즈마 CVD 공정을 이용하는 본 발명의 방법을 다마신 공정을 이용한 게이트 형성 공정에 적용할 경우, 보다 향상된 효과를 얻을 수 있다.
이상에서와 같이, 본 발명은 금속 게이트를 형성하되, 베리어 금속막과 게이트용 금속막의 증착을 단원자 증착 공정 또는 리모트 플라즈마 CVD 공정으로 수행함으로써, 게이트 절연막의 특성 저하를 방지할 수 있으며, 그래서, 금속 게이트의특성은 물론, 소자의 특성을 향상시킬 수 있다. 또한, 상기 단원자 증착 공정 및 리모트 플라즈마 CVD 공정들은 스텝 커버리지(step coverage)가 우수하기 때문에 그 자체로 공정 상의 잇점이 있으며, 그래서, 고속/고밀도 소자의 제조에 매우 유리하게 적용할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않은 범위에서, 다양하게 변경하여 실시할 수 있다.

Claims (13)

  1. 액티브 영역을 한정하는 트랜치형의 소자분리막들이 구비된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판의 표면 상에 열산화 공정을 통해 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 베리어 금속막과 게이트용 금속막을 순차로 증착하는 단계; 및
    상기 게이트용 금속막과 베리어 금속막 및 게이트 절연막을 패터닝하는 단계를 포함하며,
    상기 베리어막 금속막과 게이트용 금속막의 증착은 단원자 증착(Atomic layer deposition) 공정, 또는, 리모트 플라즈마 화학기상증착(remote plasma CVD) 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 열산화 공정은 650∼900℃의 퍼니스(furnace)에서 습식(H2/O2) 또는 건식(O2) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 베리어 금속막은 TiN, TiAlN, TaN, MoN 및 WN으로이루어진 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 단원자 증착(Atomic layer deposition) 공정은
    전구체(precursor)를 퍼징(purging)하는 물질로서 N2, NH3, 또는, ND3중에서 어느 하나를 사용하며, 온도가 50∼450℃, 그리고, 압력이 0.05∼3 Torr인 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  5. 제 1 항에 있어서, 상기 리모트 플라즈마 화학기상증착 공정은
    플라즈마 소오스로서 ECR(Electron Cyclotron Resonance)을 사용하며, 주파수는 2.0∼9 GHz, 그리고, 플라즈마 여기 가스로서 He, Ar, Kr, 또는, Xe를 사용하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  6. 제 3 항에 있어서, 상기 TiN의 증착시, Ti의 소오스로는 TiCl4, TDEAT, 또는, TDMAT 중에서 어느 하나를 사용하고, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  7. 제 3 항에 있어서, 상기 TiAlN의 증착시, Ti의 소오스로는 TiCl4, TDEAT, 또는, TDMAT 중에서 어느 하나를 사용하고, Al의 소오스로는 AlCl3, TMA[Al(CH3)3]를 사용하며, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  8. 제 3 항에 있어서, 상기 TaN의 증착시,
    Ta의 소오스로는 TaCl4, 또는, Ta tert-butaoxide를 사용하고, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  9. 제 3 항에 있어서, 상기 MoN의 증착시,
    Mo의 소오스로는 MoCl4, MoF6, 또는, Mo tert-butaoxide를 사용하고, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  10. 제 3 항에 있어서, 상기 WN의 증착시,
    W의 소오스로는 WF6, 또는, WCl4를 사용하고, N의 소오스로는 N2, NH3, 또는, ND3중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  11. 제 1 항에 있어서, 상기 게이트용 금속막은 W, Ta, Al, TiSix, CoSix, 및 NiSix 중에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  12. 제 1 항에 있어서, 상기 게이트용 금속막은 폴리실리콘과 텅스텐질화막 및 텅스텐막의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  13. 제 1 항에 있어서, 상기 게이트용 금속막은 폴리실리콘과 텅스텐질화막 및 텅스텐막의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
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