CN113690178A - 金属导电结构的制造方法 - Google Patents

金属导电结构的制造方法 Download PDF

Info

Publication number
CN113690178A
CN113690178A CN202110978330.8A CN202110978330A CN113690178A CN 113690178 A CN113690178 A CN 113690178A CN 202110978330 A CN202110978330 A CN 202110978330A CN 113690178 A CN113690178 A CN 113690178A
Authority
CN
China
Prior art keywords
metal
interlayer dielectric
remote plasma
dielectric layer
copper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110978330.8A
Other languages
English (en)
Other versions
CN113690178B (zh
Inventor
石俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Original Assignee
Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze River Advanced Storage Industry Innovation Center Co Ltd filed Critical Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority to CN202110978330.8A priority Critical patent/CN113690178B/zh
Publication of CN113690178A publication Critical patent/CN113690178A/zh
Application granted granted Critical
Publication of CN113690178B publication Critical patent/CN113690178B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种金属导电结构的制造方法,在刻蚀层间介质层形成开口之后,先采用氢远程等离子体并在无射频偏置功率的条件下对金属铜结构的暴露表面进行第一预处理,由此去除金属铜结构的暴露表面上的氧化铜,然后再采用氮远程等离子体并在无射频偏置功率的条件下对开口内表面进行第二预处理,由此使得层间介质层中的Si悬挂键、SiO悬挂键等与氮远程等离子体结合形成稳定的化学键,避免这些悬挂键与后续的F离子结合产生SiOF键或SiF键等而降低层间介质层的致密性,最终保证了在开口中沉积的氮化钨阻挡层分别与开口内的层间介质层和金属铜结构之间的粘附性,改善因金属铜结构中的铜扩散而影响器件性能的问题。

Description

金属导电结构的制造方法
技术领域
本发明涉及集成电路制造技术领域,特别涉及一种金属导电结构的制造方法。
背景技术
在目前的集成电路制造工艺中,金属钨由于具有较低的电阻,对于高深宽比的沟槽或通孔具有较好的阶梯覆盖性,因此常被用作接触插塞、连接插塞或者局部金属互连线等金属钨连接结构,以将下方的铜互连结构或者铜焊盘等金属铜结构向外引出。
但是目前在金属铜结构上形成金属钨连接结构的工艺中,存在钨与铜之间的界面粘附力不足、铜会向周围介质层中扩散的问题,最终影响了器件的良率和电学性能。
发明内容
本发明的目的在于提供一种金属导电结构的制造方法,以解决钨与铜之间的界面粘附力不足、铜会向周围介质层中扩散的问题。
为解决上述技术问题,本发明提供一种金属导电结构的制造方法,其包括以下步骤:
提供一形成有金属铜结构的衬底,并在所述衬底和所述金属铜结构上覆盖层间介质层;
刻蚀所述层间介质层以形成暴露出所述金属铜结构的至少部分表面的开口;
采用氢远程等离子体并在无偏置功率的条件下对所述金属铜结构的暴露表面进行第一预处理;
采用氮远程等离子体并在无偏置功率的条件下对所述层间介质层的表面进行第二预处理;
沉积氮化钨阻挡层于所述开口的内表面上并填充金属钨层至所述开口中。
可选地,所述第一预处理和所述第二预处理的操作在同一远程等离子机台的同一刻蚀腔室中实施。
可选地,采用氢远程等离子体并在无偏置功率的条件下对所述金属铜结构的暴露表面进行第一预处理的步骤包括:先在所述刻蚀腔室外部的一远程等离子体室中通入包括氢气、氕气、氘气中的至少一种气体并进行电离,以形成所述氢远程等离子体;之后将所述氢远程等离子体通入到所述刻蚀腔室中;
和/或,采用氮远程等离子体并在无偏置功率的条件下对所述层间介质层的表面进行第二预处理的步骤包括:先在所述刻蚀腔室外部的一远程等离子体室中通入包括NH3气体和/或ND3气体并进行电离,以形成所述氮远程等离子体;之后将所述氮远程等离子体通入到所述刻蚀腔室中。
可选地,采用钨源气体和含氮气体沉积氮化钨阻挡层,所述钨源气体包括WF6气体,所述含氮气体包括NH3气体和/或ND3气体。
可选地,采用钨源气体并采用B2H6气体和/或SiH4气体来填充金属钨层至所述开口中。
可选地,在无偏置功率的条件下,沉积氮化钨阻挡层于所述开口的内表面上并填充金属钨层至所述开口中。
可选地,在沉积金属钨层至填满所述开口之后,还包括:对所述金属钨层进行顶面平坦化,直至暴露出所述层间介质层的顶面。
可选地,在对所述金属钨层进行顶面平坦化之后,还包括:在所述层间介质层和所述金属钨层上形成上层金属导电结构。
可选地,所述上层金属导电结构为金属线、金属焊盘和金属插塞中的至少一种。
可选地,所述金属铜结构包括铜线、铜焊盘和铜插塞中的至少一种,和/或,所述层间介质层的材料包括二氧化硅、正硅酸乙酯、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氟硅玻璃中的至少一种。
与现有技术相比,本发明的技术方案至少具有以下有益效果之一:
1、在刻蚀层间介质层形成开口之后,先采用氢远程等离子体并在无射频偏置功率的条件下对金属铜结构的暴露表面进行第一预处理,由此去除金属铜结构的暴露表面上的氧化铜,然后再采用氮远程等离子体并在无射频偏置功率的条件下对开口内表面进行第二预处理,由此使得层间介质层中的Si悬挂键、SiO悬挂键等与氮远程等离子体结合形成稳定的化学键,避免这些悬挂键与后续的F离子结合产生SiOF键或SiF键等而降低层间介质层的致密性,且保证了后续在开口中沉积的氮化钨阻挡层分别与开口内的层间介质层和金属铜结构之间的粘附性。
2、由于两步预处理均在无射频偏置功率的条件下实施,因此可以避免射频偏置功率的施加所造成的金属铜结构中向外扩散的铜重新聚集到开口侧壁上的问题,由此避免形成的金属导电结构与其他导电结构之间错误连接或者连接失效的问题。
附图说明
图1是现有技术的一种具有钨插塞的金属导电结构的剖面结构示意图。
图2是本发明一实施例的金属导电结构的制造方法的流程图。
图3是本发明一实施例的金属导电结构的制造方法中器件剖面结构示意图。
图4是本发明一实施例的金属导电结构的制造方法中的机台结构示意图。
图5是本发明具体实施例的金属导电结构的制造方法与现有技术中的金属导电结构的制造方法在沉积氮化钨后的分子组成结构示意图。
图6是本发明另一实施例的金属导电结构的制造方法中器件剖面结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。本文中的术语“和/或”的含义包括二选一或者二者兼具。
正如背景技术中所述,目前常用金属钨来制作接触插塞、连接插塞或者局部金属互连线等金属钨连接结构,以将下方的铜互连结构或者铜焊盘等金属铜结构向外引出。作为一种示例,请参考图1,在铜互连线100上形成钨插塞103的工艺过程,通常包括:
首先,在具有铜互连线100的衬底(未图示)上覆盖层间介质层101,并刻蚀层间介质层101,形成暴露出铜互连线100的部分顶面的通孔101a;
然后,采用WF6气体和氨气NH3在通孔101a的表面上形成氮化钨阻挡层102,并采用WF6气体与乙硼烷B2H6气体反应形成钨W,或采用WF6气体与硅烷SiH4气体反应形成钨W,来填满通孔101a;
接着,通过化学机械抛光工艺去除层间介质层101顶面上多余的氮化钨阻挡层102和W,形成钨插塞103;
之后,在层间介质层101和钨插塞103上形成上层金属结构104,可以是金属插塞、金属焊盘或者金属线。
上述工艺中形成氮化钨阻挡层102的目的是防止铜互连线100中的铜向通孔101a侧壁上的层间介质层101中扩散。现有技术中在沉积氮化钨阻挡层102之前,通常不对通孔101a的内表面进行任何预处理或者主要采用惰性气体对通孔101a的内表面进行物理处理。发明人对此进行研究发现:
当在沉积氮化钨阻挡层102之前,不对通孔101a的内表面进行任何预处理时,一方面,由于在沉积氮化钨阻挡层102之前没有任何预处理,铜互连线100的表面因暴露在氧化环境中而容易被氧化形成氧化铜,该氧化铜会影响沉积的氮化钨阻挡层102与铜互连线100的界面粘附力,造成铜互连线100中的铜沿着该界面扩散到通孔101a侧壁的层间介质层101中,使得铜互连线100和上层金属结构104之间的电迁移效应增大,层间介质层101的击穿电压降低,引发器件可靠性失效的问题。另一方面,请参考图5(A)所示,WF6气体产生的F离子会与层间介质层中的SiO2等结合,产生SiF键或OF键,降低了层间介质层101的致密性,并造成层间介质层101与氮化钨阻挡层102的界面粘附性变差,使得氮化钨阻挡层102无法阻挡铜扩散。
当用惰性气体对通孔101a的内表面进行物理处理时,虽然可以通过物理轰击的作用去除铜互连线100的表面上形成的氧化铜,提高沉积的氮化钨阻挡层102与铜互连线100的界面粘附力,但是由于该物理轰击通常是在射频偏置功率的作用下实现的,一方面该物理轰击会造成层间介质层101中产生Si悬挂键、SiO悬挂键等,进而与后续的F离子结合产生OF键或SiF键,如图5(B)所示,因此仍旧会降低层间介质层101的致密性,并造成层间介质层101与氮化钨阻挡层102的界面粘附性变差,使得氮化钨阻挡层102无法阻挡铜扩散;另一方面,该射频偏置功率会造成铜互连线100向外扩散的铜重新聚集到通孔101a的侧壁上,进而扩散到与钨插塞103接触的区域,容易导致该金属导电结构与其他导电结构之间的错误连接或者连接失效的问题。
基于此,本发明提供一种金属导电结构的制造方法,其主要是在形成用于填充钨的开口之后且在沉积氮化钨之前,改进了对开口内表面的预处理工艺,以增强沉积的氮化钨阻挡层与层间介质层的粘附力,同时最大限度地减少开口侧壁上的铜再扩散问题。
请参考图2,本发明一实施例提供一种金属导电结构的制造方法,其包括以下步骤:
S1,提供一形成有金属铜结构的衬底,并在所述衬底和所述金属铜结构上覆盖层间介质层;
S2,刻蚀所述层间介质层以形成暴露出所述金属铜结构的至少部分表面的开口;
S3,采用氢远程等离子体并在无偏置功率的条件下对所述金属铜结构的暴露表面进行第一预处理;
S4,采用氮远程等离子体并在无偏置功率的条件下对所述层间介质层的表面进行第二预处理;
S5,沉积氮化钨阻挡层于所述开口的内表面上并填充金属钨层至所述开口中。
请参考图3(A),在步骤S1中,首先,提供一衬底(未图示),该衬底可以是完成集成电路制造的前道工序(front end of line,FEOL)和部分后道工序(back end of line,BEOL)的任意合适的衬底材料,即该衬底200经过前道工序FEOL可以完成芯片有源部分的加工,即形成具有栅极、源极和漏极的晶体管等有源元件、电阻、电容等无源元件以及相邻元件之间的隔离结构等等。该衬底经过接触孔工序、铜互连工序等后道工序BEOL可以完成一部分互连结构的制造,这部分互连结构包括本实施例的金属铜结构200,其能够和后续形成的金属钨层及上层金属导电结构形成完整的互连结构,以实现芯片中两电子元件之间的电性连接或者将芯片中的电子元件向外引出。
本实施例中,通过双镶嵌铜互连工序或者其他铜工艺,在衬底中形成金属铜结构200,该金属铜结构可以是单层结构,也可以是多层铜互连结构,其可以包括铜线、铜焊盘和铜插塞中的至少一种。作为一种示例,例如金属铜结构200包括顶层铜焊盘(未图示)、位于顶层铜焊盘下方的多层铜线(未图示)及连接某两层铜线或者连接某层铜线和顶层铜焊盘的铜插塞(未图示)。
请继续参考图3(A),在步骤S1中,接着,在衬底和金属铜结构200的顶面上旋涂或者沉积层间介质层201,层间介质层201可以是单层结构,也可以是多层材料依次层叠而成的复合结构,其材料可以包括二氧化硅、正硅酸乙酯(TEOS)、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氟硅玻璃中的至少一种。
可选地,在形成层间介质层201之后,可以将衬底送入到化学机械抛光(ChemicalMechanical Polishing,CMP)机台,对层间介质层201的顶面进行平坦化。
可选地,在形成层间介质层201之前,可以先在衬底和金属铜结构200的顶面上沉积一层刻蚀停止层(未图示),刻蚀停止层的材料可以是二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)或者氮碳化硅(SiCN)等等。该刻蚀停止层在刻蚀层间介质层201形成开口201a的过程中用作刻蚀停止点,并保护衬底和金属铜结构200。
可选地,在形成层间介质层201之后且在进行步骤S2之前,在层间介质层201上沉积一层硬掩膜层(未图示),该硬掩膜层的材料可以是氮化硅(SiN)、氮氧化硅(SiON)、氮化钛(TiN)或者氮化钽(TaN)等等。该硬掩膜层可以用于提高光刻图案向下转移的效果并在步骤S2中保护开口201a外围的层间介质层201的表面。
请参考图3(A)和图4,在步骤S2中,首先,在层间介质层201上涂覆光刻胶并进行光刻,以形成图案化的光刻胶层(未图示);然后,将形成有图案化的光刻胶层的衬底送入到相应的刻蚀腔室300中,并通入CF4等碳氟气体,由此,以图案化的光刻胶层为掩膜,刻蚀层间介质层201,以形成开口201a,该开口201a暴露出金属铜结构200的部分顶面。
本实施例中,在步骤S2中所使用的刻蚀腔室为远程等离子(RPS)机台的刻蚀腔室,在形成开口201a之后,直接向刻蚀腔室300中通过通入氧等离子体等干法去胶气体,以去除图案化的光刻胶层以及用于形成开口201a的刻蚀工艺的副产物,同时,还避免将衬底200转移出刻蚀腔室造成开口201a底部暴露出的金属铜结构200的表面发生自然氧化的问题,而且使得可以直接在该刻蚀腔室内继续后续的步骤S3~S4的预处理操作。但是该方法由于需要通过氧等离子体来去除图案化的光刻胶层,该氧等离子体也可以使得开口201a底部暴露出的金属铜结构200的表面发生氧化而形成氧化铜200a的问题。
应当注意的是,在本发明的其他实施例中,在步骤S2中,在形成开口201a之后,也可以将衬底从刻蚀腔室中转移出来,通过合适的湿法去胶工艺或干法去胶工艺,去除层间介质层201上方的图案化的光刻胶层,这个过程中,由于衬底从刻蚀腔室中转移出来,会暴露在空气中,由此容易造成开口201a底部暴露的金属铜结构200的表面发生自然氧化而形成氧化铜200a。此时,在去除图案化的光刻胶层之后,可以将衬底送回至刻蚀层间介质层201以形成开口201a的刻蚀腔室,也可以将衬底送到其他特定的预清洗机台的刻蚀腔室中。
由于在步骤S2中去除光刻胶层的工艺中会使得开口201a底部暴露的金属铜结构200的表面上形成氧化铜200a,该氧化铜会影响后续形成的氮化钨(WN)阻挡层的粘附性,因此,请参考图3(B)和图4,在步骤S3中,当刻蚀层间介质层201形成开口201a以及去除光刻胶层的工艺均在远程等离子机台的刻蚀腔室中完成时,先向该远程等离子机台的远程等离子体室301中通入包括氢气(H2)、氕(1H)气、氘(2H)气(可以记为D2气)中的至少一种气体并进行电离,以形成氢远程等离子体,氢远程等离子体中可以含有H自由基、H+、H3 +、H2 +1H+、D原子、D+、D2 +、D3 +、H-、D-等中的至少一种,然后将远程等离子体室301中形成的氢远程等离子体通入到该远程等离子体室301所连通的刻蚀腔室中,同时在不对刻蚀腔室施加射频偏置功率的条件下,即在无射频偏置功率的条件下,通过通入到该刻蚀腔室中的氢远程等离子体对开口201内表面进行第一预处理(也可以称为预清洗),去除开口201a底部的金属铜结构200的表面上的氧化铜200a。作为一种示例,向该远程等离子机台的远程等离子体室301中通入氢气(H2)并进行电离,以形成包括含有H自由基、H+、H3 +、H2 +、H-的氢远程等离子体,并通入到刻蚀腔室中,并在无射频偏置功率的条件下,对开口201内表面进行第一预处理(也可以称为预清洗),去除开口201a底部的金属铜结构200的表面上的氧化铜200a。
在本发明的其他实施例中,当刻蚀层间介质层201形成开口201a的刻蚀机台或者进行第一预处理的机台并非是远程等离子机台时,也可以通过其他方式形成氢远程等离子体,再通入到进行第一预处理的刻蚀腔室中。
请参考图3(C)和图4,在步骤S4中,首先,向远程等离子机台的远程等离子体室301中通入包括NH3气体和/或ND3气体并进行电离,以形成氮远程等离子体,然后,将远程等离子体室301中形成的氮远程等离子体通入到该远程等离子体室301所连通的刻蚀腔室中,同时在不对刻蚀腔室施加射频偏置功率的条件下,即在无射频偏置功率的条件下,通过通入到该刻蚀腔室中的氮远程等离子体对开口201内表面进行第二预处理(也可以称为预清洗),以使得层间介质层中的Si悬挂键、SiO悬挂键等与氮远程等离子体结合形成稳定的化学键,避免这些悬挂键与后续的F离子结合产生SiOF键或SiF键等而降低层间介质层的致密性,由此可以保证后续在开口中沉积的氮化钨阻挡层分别与开口内的层间介质201层和金属铜结构200之间的粘附性。
其中,当采用NH3气体形成氮远程等离子体时,该氮远程等离子体包括自由基NH*以及离子NH+、NH2 +、NH3 +、H+等。请参考图5(C),采用该氮远程等离子体对开口201a侧壁表面上的层间介质层201进行第二预处理后,层间介质层201中的悬挂键会与自由基NH*以及离子NH+、NH2 +、NH3 +、H+等结合,形成稳定的化学键,由此可以避免后续沉积氮化钨阻挡层时产生的F离子与开口201a内表面上的层间介质层201中的悬挂键结合而形成SiOF键或SiF键等的问题,保证了开口201a内表面处的层间介质层201的致密性。
需要说明的是,本实施例中,步骤S2~S4可以在同一刻蚀机台的同一刻蚀腔室内完成,且从步骤S2到步骤S4的整个过程中,可以保持衬底一直处于刻蚀腔室内,但是本发明的技术方案并不仅仅限定于此,在本发明的其他实施例中,步骤S3~S4可以在同一刻蚀腔室内完成,而步骤S2可以在另一刻蚀腔室内完成。
请参考图3(D)和图3(E),在步骤S5中,首先,可以将衬底置于化学气相沉积机台的反应腔室(未图示)内,并通入钨源气体和含氮气体,以沉积形成氮化钨阻挡层202,然后,继续通入钨源气体并停止通入含氮气体,且同时通入乙硼烷B2H6气体和/或硅烷SiH4气体,来沉积金属钨层203,直至填满开口201a;之后,将衬底转移至化学机械抛光机台(未图示)上,并对金属钨层203进行顶面平坦化,直至暴露出开口201a周围的层间介质层201a的顶面,由此形成钨填充结构。当开口201a为通孔时,形成的钨填充结构为钨插塞;当开口201a为沟槽时,形成的钨填充结构为钨金属线;当形成的开口201a既包括通孔又包括连通通孔的沟槽时,形成的钨填充结构为双镶嵌结构。
可选地,步骤S5中所使用的钨源气体可以包括WF6气体,所使用的含氮气体可以包括NH3气体和/或ND3气体。
可选地,步骤S5中,在无偏置功率的条件下,沉积氮化钨阻挡层202于开口201a的表面上并沉积金属钨层203至填满开口201a。
可选地,请参考图3(F),在步骤S5中,对金属钨层203进行顶面平坦化之后,还可以进一步地在层间介质层201、氮化钨阻挡层202和金属钨层203上形成上层金属导电结构。
作为一种示例,请参考图3(F),该上层金属导电结构为单层结构,例如为金属线204、金属焊盘或者金属插塞。
作为另一种示例,请参考图6,该上层金属导电结构为具有钨插塞207和金属线204多的层结构,其具体形成过程可以包括:首先,在层间介质层201、氮化钨阻挡层202和金属钨层203上覆盖层间介质层205,并采用上述的步骤S2刻蚀层间介质层205形成通孔(未图示);然后,采用上述的步骤S3和S4对通孔的内表面进行第一预处理和第二预处理;接着,采用上述的步骤S5沉积氮化钨阻挡层206于通孔的内表面并填充钨插塞207于通孔中;之后通过金属沉积、光刻和刻蚀工艺或者通过金属剥离(lift off)工艺,形成金属线204。
综上所述,本实施例的金属导电结构的制造方法中,在刻蚀层间介质层形成开口之后,先采用氢远程等离子体并在无射频偏置功率的条件下对金属铜结构的暴露表面进行第一预处理,由此去除金属铜结构的暴露表面上的氧化铜,然后再采用氮远程等离子体并在无射频偏置功率的条件下对开口内表面进行第二预处理,由此使得层间介质层中的Si悬挂键、SiO悬挂键等与氮远程等离子体结合形成稳定的化学键,避免这些悬挂键与后续的F离子结合产生SiOF键或SiF键等而降低层间介质层的致密性,最终保证了在开口中沉积的氮化钨阻挡层分别与开口内的层间介质层和金属铜结构之间的粘附性。而且由于两步预处理的步骤甚至沉积氮化钨阻挡层和填充金属钨层的步骤等,均在无射频偏置功率的条件下实施,因此可以避免射频偏置功率的施加所造成的金属铜结构中向外扩散的铜重新聚集到开口侧壁上的问题,由此避免形成的金属导电结构与其他导电结构之间错误连接或者连接失效的问题。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于本发明技术方案的范围。

Claims (10)

1.一种金属导电结构的制造方法,其特征在于,包括以下步骤:
提供一形成有金属铜结构的衬底,并在所述衬底和所述金属铜结构上覆盖层间介质层;
刻蚀所述层间介质层以形成暴露出所述金属铜结构的至少部分表面的开口;
采用氢远程等离子体并在无偏置功率的条件下对所述金属铜结构的暴露表面进行第一预处理;
采用氮远程等离子体并在无偏置功率的条件下对所述层间介质层的表面进行第二预处理;
沉积氮化钨阻挡层于所述开口的内表面上并填充金属钨层至所述开口中。
2.如权利要求1所述的金属导电结构的制造方法,其特征在于,所述第一预处理和所述第二预处理的操作在同一远程等离子机台的同一刻蚀腔室中实施。
3.如权利要求2所述的金属导电结构的制造方法,其特征在于,采用氢远程等离子体并在无偏置功率的条件下对所述金属铜结构的暴露表面进行第一预处理的步骤包括:先在所述刻蚀腔室外部的一远程等离子体室中通入包括氢气、氕气、氘气中的至少一种气体并进行电离,以形成所述氢远程等离子体;之后将所述氢远程等离子体通入到所述刻蚀腔室中;
和/或,采用氮远程等离子体并在无偏置功率的条件下对所述层间介质层的表面进行第二预处理的步骤包括:先在所述刻蚀腔室外部的一远程等离子体室中通入包括NH3气体和/或ND3气体并进行电离,以形成所述氮远程等离子体;之后将所述氮远程等离子体通入到所述刻蚀腔室中。
4.如权利要求1所述的金属导电结构的制造方法,其特征在于,采用钨源气体和含氮气体沉积氮化钨阻挡层,所述钨源气体包括WF6气体,所述含氮气体包括NH3气体和/或ND3气体。
5.如权利要求1所述的金属导电结构的制造方法,其特征在于,采用钨源气体并采用B2H6气体和/或SiH4气体来填充金属钨层至所述开口中。
6.如权利要求1所述的金属导电结构的制造方法,其特征在于,在无偏置功率的条件下,沉积氮化钨阻挡层于所述开口的内表面上并填充金属钨层至所述开口中。
7.如权利要求1-6中任一项所述的金属导电结构的制造方法,其特征在于,在沉积金属钨层至填满所述开口之后,还包括:对所述金属钨层进行顶面平坦化,直至暴露出所述层间介质层的顶面。
8.如权利要求7所述的金属导电结构的制造方法,其特征在于,在对所述金属钨层进行顶面平坦化之后,还包括:在所述层间介质层和所述金属钨层上形成上层金属导电结构。
9.如权利要求8所述的金属导电结构的制造方法,其特征在于,所述上层金属导电结构为金属线、金属焊盘和金属插塞中的至少一种。
10.如权利要求1所述的金属导电结构的制造方法,其特征在于,所述金属铜结构包括铜线、铜焊盘和铜插塞中的至少一种,和/或,所述层间介质层的材料包括二氧化硅、正硅酸乙酯、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氟硅玻璃中的至少一种。
CN202110978330.8A 2021-08-23 2021-08-23 金属导电结构的制造方法 Active CN113690178B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110978330.8A CN113690178B (zh) 2021-08-23 2021-08-23 金属导电结构的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110978330.8A CN113690178B (zh) 2021-08-23 2021-08-23 金属导电结构的制造方法

Publications (2)

Publication Number Publication Date
CN113690178A true CN113690178A (zh) 2021-11-23
CN113690178B CN113690178B (zh) 2024-06-11

Family

ID=78582126

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110978330.8A Active CN113690178B (zh) 2021-08-23 2021-08-23 金属导电结构的制造方法

Country Status (1)

Country Link
CN (1) CN113690178B (zh)

Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091269A (ja) * 1998-09-10 2000-03-31 Fujitsu Ltd 半導体装置の製造方法
US6071813A (en) * 1997-10-20 2000-06-06 Advanced Micro Devices, Inc. Method and system for electrical coupling to copper interconnects
US6265313B1 (en) * 1998-09-04 2001-07-24 United Microelectronics Corp. Method of manufacturing copper interconnect
US6342446B1 (en) * 1998-10-06 2002-01-29 Texas Instruments Incorporated Plasma process for organic residue removal from copper
CN1363949A (zh) * 2000-12-29 2002-08-14 海力士半导体香港有限公司 半导体器件中形成金属栅的方法
US6509267B1 (en) * 2001-06-20 2003-01-21 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US20030059980A1 (en) * 2001-09-25 2003-03-27 Ling Chen Copper interconnect barrier layer structure and formation method
US20030224595A1 (en) * 2002-05-31 2003-12-04 Smith Patricia Beauregard Methods for polymer removal following etch-stop layer etch
US20040023485A1 (en) * 2002-07-30 2004-02-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing cracking and improving barrier layer adhesion in multi- layered low-k semiconductor devices
US20050106865A1 (en) * 2001-09-26 2005-05-19 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
US20050266684A1 (en) * 2003-08-19 2005-12-01 Sang-Woo Lee Methods of fabricating tungsten contacts with tungsten nitride barrier layers in semiconductor devices, tungsten contacts with tungsten nitride barrier layers, and apparatus for fabricating the same
US20070119370A1 (en) * 2005-11-04 2007-05-31 Paul Ma Apparatus and process for plasma-enhanced atomic layer deposition
US20080026580A1 (en) * 2006-07-25 2008-01-31 In Cheol Baek Method For Forming Copper Metal Lines In Semiconductor Integrated Circuit Devices
CN101202231A (zh) * 2006-12-15 2008-06-18 中芯国际集成电路制造(上海)有限公司 镶嵌结构的制造方法
US20080248656A1 (en) * 2007-04-04 2008-10-09 Novellus Systems, Inc. Methods for stripping photoresist and/or cleaning metal regions
US20090014879A1 (en) * 2007-07-12 2009-01-15 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20100099251A1 (en) * 2008-10-22 2010-04-22 Applied Materials, Inc. Method for nitridation pretreatment
WO2011162255A1 (ja) * 2010-06-22 2011-12-29 株式会社アルバック バリア膜の形成方法及び金属配線膜の形成方法
US20130048014A1 (en) * 2011-08-26 2013-02-28 Roey Shaviv Photoresist strip processes for improved device integrity
CN105762109A (zh) * 2014-12-19 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105990221A (zh) * 2015-02-04 2016-10-05 中芯国际集成电路制造(上海)有限公司 形成金属互连的方法
CN106847740A (zh) * 2016-12-28 2017-06-13 上海集成电路研发中心有限公司 一种形成空气隙/铜互连的工艺方法

Patent Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071813A (en) * 1997-10-20 2000-06-06 Advanced Micro Devices, Inc. Method and system for electrical coupling to copper interconnects
US6265313B1 (en) * 1998-09-04 2001-07-24 United Microelectronics Corp. Method of manufacturing copper interconnect
JP2000091269A (ja) * 1998-09-10 2000-03-31 Fujitsu Ltd 半導体装置の製造方法
US6342446B1 (en) * 1998-10-06 2002-01-29 Texas Instruments Incorporated Plasma process for organic residue removal from copper
CN1363949A (zh) * 2000-12-29 2002-08-14 海力士半导体香港有限公司 半导体器件中形成金属栅的方法
US6509267B1 (en) * 2001-06-20 2003-01-21 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US20030059980A1 (en) * 2001-09-25 2003-03-27 Ling Chen Copper interconnect barrier layer structure and formation method
US20050106865A1 (en) * 2001-09-26 2005-05-19 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
US20030224595A1 (en) * 2002-05-31 2003-12-04 Smith Patricia Beauregard Methods for polymer removal following etch-stop layer etch
US20040023485A1 (en) * 2002-07-30 2004-02-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing cracking and improving barrier layer adhesion in multi- layered low-k semiconductor devices
US20050266684A1 (en) * 2003-08-19 2005-12-01 Sang-Woo Lee Methods of fabricating tungsten contacts with tungsten nitride barrier layers in semiconductor devices, tungsten contacts with tungsten nitride barrier layers, and apparatus for fabricating the same
US20070119370A1 (en) * 2005-11-04 2007-05-31 Paul Ma Apparatus and process for plasma-enhanced atomic layer deposition
US20080026580A1 (en) * 2006-07-25 2008-01-31 In Cheol Baek Method For Forming Copper Metal Lines In Semiconductor Integrated Circuit Devices
CN101202231A (zh) * 2006-12-15 2008-06-18 中芯国际集成电路制造(上海)有限公司 镶嵌结构的制造方法
US20080248656A1 (en) * 2007-04-04 2008-10-09 Novellus Systems, Inc. Methods for stripping photoresist and/or cleaning metal regions
US20090014879A1 (en) * 2007-07-12 2009-01-15 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20100099251A1 (en) * 2008-10-22 2010-04-22 Applied Materials, Inc. Method for nitridation pretreatment
WO2011162255A1 (ja) * 2010-06-22 2011-12-29 株式会社アルバック バリア膜の形成方法及び金属配線膜の形成方法
US20130048014A1 (en) * 2011-08-26 2013-02-28 Roey Shaviv Photoresist strip processes for improved device integrity
CN105762109A (zh) * 2014-12-19 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105990221A (zh) * 2015-02-04 2016-10-05 中芯国际集成电路制造(上海)有限公司 形成金属互连的方法
CN106847740A (zh) * 2016-12-28 2017-06-13 上海集成电路研发中心有限公司 一种形成空气隙/铜互连的工艺方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张文玉,丁伟中,郭曙强,徐匡迪, 等离子态氢还原金属氧化物初探, vol. 14, no. 2 *

Also Published As

Publication number Publication date
CN113690178B (zh) 2024-06-11

Similar Documents

Publication Publication Date Title
US7501347B2 (en) Semiconductor device and manufacturing method of the same
US9219036B2 (en) Interconnect structure for semiconductor devices
JP3660799B2 (ja) 半導体集積回路装置の製造方法
JP4516640B2 (ja) 半導体素子における相互接続構造の形成方法
US7378350B2 (en) Formation of low resistance via contacts in interconnect structures
US10062645B2 (en) Interconnect structure for semiconductor devices
US6495448B1 (en) Dual damascene process
EP1330842B1 (en) Low temperature hillock suppression method in integrated circuit interconnects
US7466027B2 (en) Interconnect structures with surfaces roughness improving liner and methods for fabricating the same
KR20040096322A (ko) 반도체 소자의 금속배선 형성방법
US6465345B1 (en) Prevention of inter-channel current leakage in semiconductors
US20200043851A1 (en) Interconnect Structure for Semiconductor Devices
CN113690178B (zh) 金属导电结构的制造方法
JP2000150517A (ja) 半導体集積回路装置およびその製造方法
KR100909176B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100737701B1 (ko) 반도체 소자의 배선 형성 방법
KR101098920B1 (ko) 반도체 소자의 제조방법
KR20080088093A (ko) 반도체 소자의 금속배선 형성방법
KR100621228B1 (ko) 반도체 소자의 배선 및 배선연결부 제조방법
TW413899B (en) Manufacturing process of unlanded via
US20080048338A1 (en) Semiconductor Device and Fabrication Method Thereof
KR20030080552A (ko) 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant