KR20030080552A - 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 67
- 239000011229 interlayer Substances 0.000 claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 22
- 230000004888 barrier function Effects 0.000 claims abstract description 21
- 238000000151 deposition Methods 0.000 claims abstract description 18
- 239000010409 thin film Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000000126 substance Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000010408 film Substances 0.000 claims description 56
- 230000002265 prevention Effects 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 abstract description 3
- 239000010936 titanium Substances 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- UOBPHQJGWSVXFS-UHFFFAOYSA-N [O].[F] Chemical compound [O].[F] UOBPHQJGWSVXFS-UHFFFAOYSA-N 0.000 description 1
- WIGAYVXYNSVZAV-UHFFFAOYSA-N ac1lavbc Chemical compound [W].[W] WIGAYVXYNSVZAV-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- General Physics & Mathematics (AREA)
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Abstract
콘택홀의 크기 축소를 가능하게 하는 반도체 소자의 플러그 형성 방법을 제공하기 위한 것으로, 금속 배선층이 제공된 반도체 기판 위에 층간 절연막을 형성하는 단계와; 상기 층간 절연막 위에 크랙 방지막을 증착하고 그 상부에 콘택홀 마스크를 형성하는 단계와; 상기 콘택홀 마스크에서 규정된 대로 크랙 방지막과 층간 절연막을 선택적으로 에칭하여 상기 층간 절연막의 일부 높이에 해당하는 홀 패턴을 형성하는 부분 에칭(partial etching) 단계와; 상기 크랙 방지막과 홀 패턴의 표면에 박막층을 증착하는 단계와; 상기 박막층, 크랙 방지막 및 층간 절연막을 에칭하여 콘택홀을 형성하는 완전 에칭(full etching) 단계와; 층간 절연막 및 콘택홀의 표면에 베리어층을 증착하는 단계와; 상기 베리어층 위로 플러그를 증착하는 단계와; 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 평탄화 하는 단계;를 포함하는 반도체 소자의 플러그 형성 방법을 제공한다.
Description
본 발명은 반도체 소자 및 이의 제조 공정에 관한 것으로, 보다 상세하게는 콘택홀의 크기 축소를 가능하게 하는 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자에 관한 것이다.
최근, 반도체 집적회로가 고집적화됨에 따라 제한된 면적 내에서 배선과 배선을 효과적으로 연결하는 방법들이 제시되고 있다. 그 중, 집적 회로에서의 배선을 다층화하는 다층 배선 방법이 주로 사용되고 있는데, 반도체 소자간에 배선이통과되는 공간을 고려할 필요가 없기 때문에 반도체 칩의 크기를 작게 제조할 수 있다. 그러나, 배선 간의 교차부인 콘택홀에서의 단차에 의해 생기는 스텝 커버리지 불량이나 접촉 불량 등이 문제가 되고 있다.
이하, 도 1a 내지 도 1f를 참조하여 종래 기술에 따른 플러그 형성 방법을 설명한다.
도시한 바와 같이, 금속 배선층(102)이 제공된 반도체 기판(S) 상부에 TEOS(thetraethyle orthosilicate)막 또는 BPSG(boron phosphorus silicate glass)막 등으로 이루어진 층간 절연막(104)을 증착한다. 그리고, 층간 절연막(104) 위에 콘택홀 마스크(106)를 증착한 후 포토리소그래피(photolithography) 공정에 의해 층간 절연막(104)을 선택적으로 식각하여 금속 배선층(102)과 상부 금속 배선층(미도시함)의 연결 및 반도체 소자의 소자 전극과 상부 금속 배선층의 연결을 위한 콘택홀(또는 via)(108)을 형성한다. 이후, 스퍼터링 방법으로 티타늄(Ti)막 또는 티타늄(Ti)/질화티타늄(TiN)막 등을 증착하여 베리어층(110)을 형성한다. 그리고, 어닐링(annealing)을 실시하여 전기적 접촉 특성을 향상시키기 위한 오믹 접촉 실리사이드를 형성하고, 화학 기상 증착(CVD ; chemical vapor deposition) 방식으로 금속 플러그 형성을 위한 텅스텐막(112)을 증착한 후, 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 평탄화 함으로써, 금속 배선 간 연결 및 금속 배선과 반도체 소자 전극 연결을 위한 플러그(114)를 완성한다.
이와 같은 종래의 방법에서 티타늄 또는 티타늄/질화티타늄막 등의베리어층(110)을 증착하는 것은, 첫째, 텅스텐 증착시 사용되는 WF6가스에 포함된 불소(F)에 의해 콘택홀(108) 측벽의 층간 절연막 및 금속 배선층의 손상을 방지하기 위한 베리어층으로 이용하기 위한 것이고, 둘째, 증착되는 텅스텐막과 층간 절연막과의 접착력(adhesion)을 향상시키기 위한 글루층(glue layer)으로 이용하기 위한 것이다. 이러한 베리어층과 글루층의 충분한 역할을 위해서는 일정한 두께의 티타늄막 또는 티타늄/질화티타늄막의 베리어 메탈이 콘택홀 측벽이나 하부벽에 증착되어야 한다.
그러나, 이러한 종래의 방법에서는 포토(Photo) 장비의 레졸루션(resolution) 한계로 인해 콘택홀(또는 비아홀)의 소형화에 한계가 있어 플러그의 크기를 축소하는 데에도 한계가 있다.
이에 본 발명은 상기한 문제점을 해결하기 위한 것으로, 플러그의 크기를 최소화 할 수 있는 플러그 형성 방법을 제공함을 목적으로 한다.
본 발명의 다른 목적은, 상기한 플러그를 갖는 반도체 소자를 제공하는 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 플러그 형성 공정을 나타내는 공정도이고,
도 2a 내지 도 2h는 본 발명에 따른 플러그 형성 공정을 나타내는 공정도이며,
도 3은 도 2a 내지 도 2h에 따라 제조된 플러그를 갖는 반도체 소자를 도시한 것이다.
상기한 본 발명의 목적은,
금속 배선층이 제공된 반도체 기판 위에 층간 절연막을 형성하는 단계와;
상기 층간 절연막 위에 크랙 방지막을 증착하고 그 상부에 콘택홀 마스크를형성하는 단계와;
상기 콘택홀 마스크에서 규정된 대로 크랙 방지막과 층간 절연막을 선택적으로 에칭하여 상기 층간 절연막의 일부 높이에 해당하는 홀 패턴을 형성하는 부분 에칭(partial etching) 단계와;
상기 크랙 방지막과 홀 패턴의 표면에 박막층을 증착하는 단계와;
상기 박막층, 크랙 방지막 및 층간 절연막을 에칭하여 콘택홀을 형성하는 완전 에칭(full etching) 단계와;
층간 절연막 및 콘택홀의 표면에 베리어층을 증착하는 단계와;
상기 베리어층 위로 플러그를 증착하는 단계와;
화학 기계적 연마 공정에 의해 평탄화 하는 단계;
를 포함하는 본 발명의 플러그 형성 방법에 의해 달성된다.
그리고, 상기한 플러그를 갖는 본 발명의 반도체 소자는,
금속 배선층이 제공된 반도체 기판 위에 제공되며, 상기 금속 배선층을 노출시키는 콘택홀을 갖는 층간 절연막과;
상기 금속 배선층에 전기적으로 도통하도록 상기 콘택홀의 내부에 증착되는 베리어층과;
상기 베리어층의 내부 공간에 채워지는 플러그와;
상기 베리어층의 외면 일부를 둘러싸도록 제공되는 박막층;
을 포함한다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 2h는 본 발명에 따른 플러그 형성 방법의 공정 단계를 도시한 것이고, 도 3은 상기 방법에 의해 제조된 플러그를 갖는 반도체 소자를 도시한 것이다.
도 2a는 금속 배선층(12)이 제공된 반도체 기판(S) 상부에 TEOS막 또는 BPSG막 등으로 이루어진 층간 절연막(14)이 증착된 상태를 도시한 것이다.
여기에서, 상기 층간 절연막(14)은 도 1a에 도시한 종래의 층간 절연막(104) 두께(T1)에 비해 일정치 이상 두꺼운 두께(T2)로 형성되는데, 종래의 경우에 비해 두께가 증가된 부분(T2 : 이하, 여유 두께부 라 한다)은 1000 Å이상의 두께로 형성하는 것이 바람직하며, 이하에서 설명할 평탄화 단계시에 제거되는 부분이다.
도 2b는 층간 절연막(14) 표면에 크랙 방지막(16)이 제공된 상태를 도시한 것이고, 도 2c는 크랙 방지막(16)의 표면 위에 증착된 콘택홀 마스크(18)를 도시한 것이다.
상기 콘택홀 마스크(18)는 크랙 방지막(16) 위에 포토레지스트 재료를 인가하는 단계와, 상기 포토레지스트를 노광 및 현상하는 단계 및, 도 2d에 도시한 홀 패턴(20)의 위치와 크기를 규정하기 위하여 상기 포토레지스트에 패턴을 형성하는 단계에 의하여 제조될 수 있으며, 상기 홀 패턴(20)을 규정하기 위해 현상되고 패턴화된다. 이러한 방식으로, 홀 패턴(20)은 층간 절연막(14) 내에 형성될 콘택홀의 모양을 갖는다.
그리고, 상기 크랙 방지막(16)은 이하에서 설명할 홀 패턴(20) 형성 공정에서 콘택홀 마스크(18)의 크랙(crack)을 방지하는 작용을 하는 것으로, 라이너 나이트라이드(liner nitride) 등을 사용할 수 있다.
도 2d는 홀 패턴(20)이 형성된 상태를 도시한 것으로, 상기 홀 패턴(20)은 층간 절연막(14)을 완전 에칭하는 것이 아니라 부분 에칭하여 형성한다. 이는 이후 진행할 박막층의 증착 공정에서 스텝 커버리지(step coverage)를 향상시키기 위한 것이다.
에칭 공정이 완료된 후, 상기한 콘택홀 마스크(18)는 일반적인 제거 공정에 따라 제거된다. 도 2d는 콘택홀 마스크(18)가 제거된 상태를 도시하였다. 상기 콘택홀 마스크(18)의 제거에는 산소 또는 산소-플루오르 화합물을 이용한 드라이 에싱(dry ashing) 후에 잔류물을 제거하기 위하여 습식 화학적 제거가 따른다. 산소에 의해서 반대로 영향을 받는 낮은 유전상수(k) 재료, 예를 들면 낮은 유전상수의 유전체 재료나 HSQ 또는 이와 비슷한 재료에 대해서는 드라이 에싱이 사용되지 않는다. 이러한 경우에는 습식 포토레지스터 제거 용액이 사용된다. 습식 제거 후에는 에시 습식 화학 잔류물 제거 공정이 따른다.
도 2e는 크랙 방지막(16)의 표면과 홀 패턴(20)의 표면에 박막층(22)이 증착된 상태를 도시한 것으로, 상기 박막층(22)은 층간 절연막(14)과 동일한 물질로 제조되거나, 다른 물질로 제조될 수 있다. 그리고, 상기 박막층(22)은 홀 패턴(20) 내부의 증착을 위해, 그리고 절연층(16)의 표면과 홀 패턴(20)의 표면의 균일한 증착을 위해 저압(대략 100mmTorr 이하)에서 증착된다.
이와 같이, 박막층(22)을 증착한 후에는 별도의 마스크 없이 공지의 이방성(Anisotropic) 에칭을 실시하여 층간 절연막(14)을 완전 에칭함으로써 도 2f에 도시한 바와 같이 금속 배선층(12)이 드러나도록 콘택홀(24)을 형성한다. 상기 콘택홀(24)은 크랙 방지막(16)과 박막층(22)이 에칭되는 동안 패턴 형성이 완료되는데, 이때, 콘택홀(24)은 도 2d에 도시한 홀 패턴(20)의 직경(D2 )보다 감소된 직경(D2)으로 형성된다는 것을 주목해야 한다. 즉, 콘택홀(24)은 홀 패턴(20)의 측벽에 증착된 박막층(22)의 두께(t)만큼 감소된 직경(D2: D2=D2 +t)으로 형성된다. 또한, 콘택홀(24)의 입구부가 라운드지게 형성된다는 것을 주목해야 하는데, 상기 라운드진 입구부(24 )는 이후 진행되는 베리어층 스퍼터링시 스텝 커버리지를 개선하고, 플러그 증착시 보이드를 방지하게 된다.
즉, 콘택홀(24)을 형성한 후 도 2g에 도시한 바와 같이 층간 절연막(14)과 콘택홀(24) 표면에 스퍼터링 방법으로 티타늄(Ti) 또는 질화티타늄(TiN)막을 증착하여 베리어층(26)을 형성할 때 상기 콘택홀(24)의 입구부(24 )가 라운드져 있으므로 스텝 커버리지가 개선되고, 이후 도 2h에 도시한 바와 베리어층(26)의 표면에 금속 플러그 형성을 위한 텅스텐(W)막(28)을 증착할 때 콘택홀(24) 내의 보이드를 방지할 수 있게 된다.
이때, 상기 텅스텐막(28)은 화학적 기상 증착(CVD: Chemical Vapor Deposition), 물리적 기상 증착(PVD: Physical Vapor Deposition), CVD/PVD의 결합, 전기도금(electroplating), 그리고 무전해 도금(electro-less plating) 등을 사용하여 실행될 수 있다.
이어서, 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 평탄화 하면, 도 3에 도시한 바와 같이, 금속 배선 간 연결 및 금속 배선과 반도체 소자 전극 연결을 위한 플러그(30)가 완성된다. 이때, 상기 평탄화 공정은 콘택홀(24)의 라운드진 입구부(24 )까지 실시되는 것을 주목해야 한다.
따라서, 평탄후 공정 후의 층간 절연막(14)의 두께(T2-T2 )는 종래의 층간 절연막 두께(T1)과 실질적으로 동일하다.
이러한 방법으로 형성된 플러그(30)는 베리어층(26)이 도 1d 내지 1e에 도시한 종래와 동일한 두께로 증착되었다고 가정한 경우, 박막층(22)의 측벽 두께(t)에 해당하는 만큼 직경이 감소된다. 또한, 스텝 커버리지 및 보이드가 방지되는 효과도 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 살펴본 바와 같이 본 발명은 콘택홀(또는 비아홀) 및 플러그의 직경을 종래보다 감소된 직경으로 형성할 수 있으므로, 종래와 동일한 성능의 레졸루션을 갖는 포토 장비를 사용하더라도 반도체 소자의 고속화/고집적화를 달성할 수 있는 효과가 있다. 또한, 스텝 커버리지의 개선 및 보이드 방지가 가능하므로, 상기 스텝 커버리지 및 보이드로 인한 종래의 문제점을 제거할 수 있다.
Claims (10)
- 금속 배선층이 제공된 반도체 기판 위에 층간 절연막을 형성하는 단계와;상기 층간 절연막 위에 크랙 방지막을 증착하고 그 상부에 콘택홀 마스크를 형성하는 단계와;상기 콘택홀 마스크에서 규정된 대로 크랙 방지막과 층간 절연막을 선택적으로 에칭하여 상기 층간 절연막의 일부 높이에 해당하는 홀 패턴을 형성하는 부분 에칭 단계와;상기 크랙 방지막과 홀 패턴의 표면에 박막층을 증착하는 단계와;상기 박막층, 크랙 방지막 및 층간 절연막을 에칭하여 콘택홀을 형성하는 완전 에칭 단계와;층간 절연막 및 콘택홀의 표면에 베리어층을 증착하는 단계와;상기 베리어층 위로 플러그를 증착하는 단계와;화학 기계적 연마 공정에 의해 평탄화 하는 단계;를 포함하는 플러그 형성 방법.
- 제 1항에 있어서, 상기 콘택홀은 상기 홀 패턴의 측벽에 증착된 박막층의 두께에 해당하는 만큼 직경이 감소되는 플러그 형성 방법.
- 제 1항 또는 제 2항에 있어서, 상기 층간 절연막은 상기 평탄화 단계에서 제거되는 여유 두께부를 포함하는 플러그 형성 방법.
- 제 3항에 있어서, 상기 여유 두께부는 1000Å 이상의 두께로 이루어지는 반도체 소자의 플러그 형성 방법.
- 제 4항에 있어서, 상기 완전 에칭 단계에서는 상기 여유 두께부에서 콘택홀의 입구부가 라운드지게 형성되는 반도체 소자의 플러그 형성 방법.
- 제 4항에 있어서, 상기 크랙 방지막은 라이너 나이트라이드로 이루어지는 반도체 소자의 플러그 형성 방법.
- 제 6항에 있어서, 상기 완전 에칭 단계는 나이트라이드와 층간 절연막의 선택비에 의해 이루어지는 반도체 소자의 플러그 형성 방법.
- 제 4항에 있어서, 상기 박막층은 100mmTorr 이하의 저압에서 증착되는 반도체 소자의 플러그 형성 방법.
- 제 4항에 있어서, 상기 완전 에칭 단계에서는 이방성 에칭이 사용되는 반도체 소자의 플러그 형성 방법.
- 금속 배선층이 제공된 반도체 기판 위에 제공되며, 상기 금속 배선층을 노출시키는 콘택홀을 갖는 층간 절연막과;상기 금속 배선층에 전기적으로 도통하도록 상기 콘택홀의 내부에 증착되는 베리어층과;상기 베리어층의 내부 공간에 채워지는 플러그와;상기 베리어층의 외면 일부를 둘러싸도록 제공되는 박막층;을 포함하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0019240A KR100450241B1 (ko) | 2002-04-09 | 2002-04-09 | 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0019240A KR100450241B1 (ko) | 2002-04-09 | 2002-04-09 | 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030080552A true KR20030080552A (ko) | 2003-10-17 |
| KR100450241B1 KR100450241B1 (ko) | 2004-09-24 |
Family
ID=32378292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0019240A KR100450241B1 (ko) | 2002-04-09 | 2002-04-09 | 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100450241B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160125744A (ko) * | 2015-04-22 | 2016-11-01 | 삼성전자주식회사 | 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970007820B1 (ko) * | 1993-11-15 | 1997-05-17 | 금성일렉트론 주식회사 | 반도체 장치의 금속배선시 콘택홀 형성방법 |
| US5874359A (en) * | 1995-04-27 | 1999-02-23 | Industrial Technology Research Institute | Small contacts for ultra large scale integration semiconductor devices without separation ground rule |
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| KR20000004548A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자의 콘택 형성방법 |
-
2002
- 2002-04-09 KR KR10-2002-0019240A patent/KR100450241B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160125744A (ko) * | 2015-04-22 | 2016-11-01 | 삼성전자주식회사 | 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100450241B1 (ko) | 2004-09-24 |
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